低功耗集成电路设计课程上机实验报告

低功耗集成电路设计

上机实验报告

课程名称低功耗集成电路设计

任课教师肖立伊

学生黄庆丰

学号 11SG21908

目录

实验一MOS管阈值电压随衬底偏置电压变化的模拟与分析 (1)

1.实验条件 (1)

2.实验过程 (1)

3.产生机理及用途 (1)

实验二MOS管亚阈值漏电流随漏源电压变化的模拟与分析 (3)

1.实验条件 (3)

2.实验过程 (3)

3.产生机理及用途 (3)

实验三晶体管堆叠效应减少漏电流的模拟与分析 (4)

1.实验条件 (4)

2.实验过程 (4)

3.产生机理及用途分析 (5)

实验四电平转换触发器设计 (6)

1.主从电平转换器 (6)

1)设计过程 (6)

2)模拟结果 (7)

2.脉冲预充触发电平转换器 (8)

1)设计过程 (8)

2)模拟结果 (9)

3.电平转换器用途 (10)

实验五偏置电压对6管存储单元功耗影响的模拟与分析 (11)

1.设计过程 (11)

2.功能模拟及功耗分析 (11)

3.降低功耗原理 (11)

实验一MOS管阈值电压随衬底偏置电压变化的模拟与分析

在本实验中，我们采用smic90nm工艺库中的型号为N10的NMOS管进行阈值电压与衬底偏置的分析，其中衬底偏压VB从-1V线性变化至1V。其电路原理图如下：

图 1 实验一仿真原理图

用Spectre进行仿真，我们得到了下图的仿真结果。

图 2阈值电压随衬底电压变化

如所示，在零偏时，器件的阈值电压243.2mV，而随着衬底电压从-1V至1V 的线性变化过程中，器件阈值电压也从320mV降至15mV，由此可见，衬底偏置能够显著改变阈值电压的变化。

3.产生机理及用途

MOS器件能够导电的原因是在栅氧化层下面形成反型层，从而形成导电沟道所致，而在衬底与源极之间施加负向偏压时将使沟道感应结上的压降增大，表面耗尽层的宽度增加，使得空间电荷区的负空间电荷增加，此时只有增加栅压才能维持强反型的条件，因而阈值电压增大，同理，当施加正向电压时，栅压降低，阈值电压下降。

阈值电压并不是一个恒定的参数，它将受到诸多参数的影响。其中，衬底偏

置效应影响最大。我们可以通过控制衬偏电压而增大或者减小器件的阈值电压。因此这为我们提供了一个在性能与漏电方面的折中的办法。但是我们需要注意的是，在施加反相偏压时，不能超过0.6V。如果超过0.6V时，电流将直接从源极流入衬底，从而降低晶体管的增益。

实验二MOS管亚阈值漏电流随漏源电压变化的模拟与分析

1.

2.

在本实验中，我们采用smic90nm工艺库中的型号为N10的NMOS管进行亚阈值漏电的分析，其中电源电压VDD从0V线性变化至1V。其原理图如下：

图 3 实验二电路原理图

用Spectre进行上图的仿真，我们得到了如图4的仿真结果。

图 4亚阈值漏电与漏源电压的关系

如图4所示，随着漏源电压的线性上升，亚阈值漏电也随之大致呈几何增长。亚阈值漏电主要有两方面因素：扩散电流及DIBL效应，当漏源电压较小时，扩散电流起主要作用，即图中0-0.5V所示，当漏源电压较大时，DIBL效应发挥主要作用，漏电流呈几何增长。

3.产生机理及用途

当栅源电压小于器件阈值电压时，器件应处于截止状态，但是在栅氧化层中正电荷的作用下，半导体表面很可能处于弱反型的状态，因而沟道中仍会有小的漏极电流通过。这就是所谓的亚阈值电流。

亚阈值电流随着漏源电压成几何增长。漏电受漏源电压影响很大，但是这成为一个有效的控制漏电的参数。

实验三晶体管堆叠效应减少漏电流的模拟与分析

1.

图 5 实验三电路原理图

2.实验过程

在本实验中，我们采用smic90nm工艺库中MOS管进行堆叠效应得分析，其中电源电压VDD为1V，节点VM的电压从0V线性变化至1V。仿真结果如图6。

图 6漏电流与VM的关系

如图6所示，随着节点VM电压的升高M1管的漏电流迅速降低，而M2的漏电流将显著增大。对于二输入与非门来说，节点VM无需外加电压，且M1与M2管的漏电流应该相等，因此，两曲线交点即为二输入与非门的漏电，在该条件下其漏电为80pA左右。

3.产生机理及用途分析

当下拉网络关闭，节点M的电压将处于中间的某个值，这是由于M1管和M2管中漏电流相等造成的。这将减小两个晶体管的漏源电压。由于DIBL，这将导致漏电流的大大减小。并且M1管的栅源电压将变为负值，这也将额外导致漏电流的减小。

堆叠效应对NMOS及PMOS都有降低漏电的作用，但是由于DIBL对PMOS 的影响较小，因此堆叠效应对PMOS管降低漏电的能力不如NMOS，因此我们在设计时主要将NMOS管堆叠，这样可以很好的降低电路漏电，从而降低电路功耗。

实验四电平转换触发器设计1.主从电平转换器

图 7主从电平转换器原理图

图 8 主从电平转换器电路图的实现

采用如图8所示电路图进行仿真，反相器均采用3：1的宽长比，在90nm 工艺下，反相器1、2、3器件长度采用100nm，对于NMOS来说，宽度采用200nm，故相对应的PMOS的宽度为600nm。对于反相器4、5、6，为了能让其电平有效保持，同时又要在状态转换时传输管顺利的改变交叉耦合的反相器的状态将数据写入，我们让其尺寸与传输管的呈如下关系，长均为100nm，宽度：NMOS:传输管:PMOS=2.25:1.5:1，所以，4、5、6的NMOS宽度为450nm，PMOS宽度为200nm，传输管MN与钟控反相器7、8中的传输管宽度均为300nm，钟控反相器7、8的输入管与反相器1的尺寸相同。为了增大驱动能力传输管MN1、MN2采用较大尺寸，长度采用100nm，宽度为2um。

2)模拟结果

图9为采用Spectre对上述电路进行仿真得到的仿真结果。

图 9主从电平转换仿真结果

由图7知，电路采用的是主从结构，时钟上升沿到来时，输出电平发生翻转，且由原来的0.7V的高电平转换为1V的高电平，正确实现了电平转换电路的功