电工电子技术课程设计

题目: 数字电子钟
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景德镇陶瓷学院
电工电子技术课程设计任务书
目录
1、总体方案与原理说明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
2、单元电路1（用实际的单元电路名称，下同）. . . . . . . . . . . . . . . . . . .5
3、单元电路2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
4、单元电路3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
5、单元电路N（N根据实际情况增减）. . . . . . . . . . . . . . . . . . . . . . . . . . 8
6、总体电路原理相关说明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
7、总体电路原理图. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
8、元件清单；. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
9、参考文献. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
10、设计心得体会. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
1.总体方案与原理说明：
数字电子钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到是常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。

数字钟实际上是一个标准频率（1Hz）进行计数的计数电路。

由于计数的起始世间不可能与标准世间一致，故需要在电路上加一个校时电路，同时标准的1Hz时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

数字电子钟的电路组成方框图如图所示。

图1所示为数字钟的一般构成框图
2.时钟脉冲和按键控制模块：
秒脉冲发生器是数字钟的重要部分，它的精度稳定度决定了数字钟的质量，通常用晶体振荡器发生的脉冲经过整形、分频获得1Hz的秒脉冲。

如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出。

（本实验中实验箱上已
经有1hz脉冲）。

按键由琴键或拨码开关发出脉冲或电平信号，控制整个系统工作。

原理图如图2:
图2 时钟脉冲和按键控制模块电路
3.可调时钟模块
秒、分、时分别为60、60和24进制计数器。

秒、分均为六十进制，即显示00∽59，它们的个位为十进制，十位为六进制。

时为二十四进制计数器，显示为00∽23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。

用两片74LS290做一个二十四进制,其电路图如图3：
图3 二十四进制加法计数器
4.校正电路：
在记时开始后记时出现误差时，必须与标准时间进行校准，这一功能由校准电路来实现。

常用的校准方法是给被校的计时电路引入频率较高的脉冲信号（本设计采用标准秒脉冲信号），将该脉冲信号愤怒别引入“分”和“时”的脉冲输入端可以快速校准“分”和“时”，从而使计时电路快速达到标准时间。

其电路如图图4所示：
图4 校正电路图
当开关打到上端时电路进入校准功能，当开关打到下端时电路进入正常计时功能。

5.带有消抖的校正电路：
数字钟应具有分校正和时校正功能，因此，应截取断分个位的直接计数通路，并采取正常计时信号与校正信号可以随时切换的电路接入其中。

即为用COMS 与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1Hz或2Hz信号；输出端折与分或时个位输入端相连。

当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。

实际使用时，因为电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个校时电路就如图5所示：
图5 带有消抖电路的校正电路
6、总体电路原理相关说明：
1: 秒信号发生电路
利用555设计一个多谐振荡器,谐振荡器也称无稳态触发器，它没有稳定状态，同时毋须外加触发脉冲，就能输出一定频率的矩形脉冲（自激振荡）。

用555实现多谐振荡，需要外接电阻R1，R2和电容C，并外接+5V的直流电源。

电路图: 图二根据计算公式得f=1hz, 即为秒脉冲。

2: 秒计时单元电路
利用两片74160组成的同步60进制递增计数器如图三所示，其中个位计数器（C1）接成十进制形式。

十位计数器（C2）选择QC与QB做反馈端，经与非门输出控制清零端（CLR’），接成六进制计数形式。

个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端（RCO）接至十位计数器容许端（ENT），完成个位对十位计数器的进位控制。

将个位计数器的RCO端和十位计数器的QC、QA端经与们由CO端输出，作进位输出控制信号。

当计数器状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。

3．计数器
秒脉冲信号经过6级计数器，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时。

“秒”“分”计数器为六十进制，小时为十二进制。

（1）六十进制计数
由分频器来的秒脉冲信号，首先送到“秒”计数器进行累加计数，秒计数器应完成一分钟之内秒数目的累加，并达到60秒时产生一个进位信号，所以，选用一片74LS90和一片74LS92组成六十进制计数器，采用反馈归零的方法来实现六十
进制计数。

其中，“秒”十位是六进制，“秒”个位是十进制。

（2）十二四进制计数
“12翻1”小时计数器是按照“01——02——03——……——11——12——01——02——……”规律计数的，这与日常生活中的计时规律相同。

在此实验中，小时的个位计数器由4位二进制同步可逆计数器74LS191构成，十位计数器由D触发器74LS74构成，将它们级连组成“12翻1”小时计数器。

4．译码器
译码是指把给定的代码进行翻译的过程。

计数器采用的码制不同，译码电路也不同。

74LS48驱动器是与8421BCD编码计数器配合用的七段译码驱动器。

74LS48配有灯测试LT、动态灭灯输入RBI，灭灯输入/动态灭灯输出BI/RBO,当LT=0时，74LS48出去全1。

7、总体电路原理图
图6 数字电子钟在总电路图
8、元件清单
型号功能备注
74LSOO四个输入与非门1
74LS04六反向器1
74LS21双4输入与门1
74LS48译码器6
74LS86四个2输入异或门1
74LS90二、五、十进制计数器9
74LS08四个2输入与门1
7805二端式集成稳压器1
1
555定时器产生时间延迟和多种脉冲
信号
晶体管NPN型1
电阻
LED显示器6
电键3
电容0.01uF2
参考文献
1、《数字电子技术》黄河水利出版社
2、《模拟电子技术》人民邮电出版社
3、《电子技术基础》电子工业出版社
4、《电子电工技术实践教材》高等教育出版社
5、中国电子网
6、电子电路图网
7、赵建领51系列单片机开发宝典[M] 北京：电子工业出版社，2007
8、边春元等C51单片机典型模块设计及应用[M] 北京：机械工业出版社，2008
9、黄智伟等全国大学生电子设计竞赛系统设计[M] 北京：北京航空航天大学出版社，2008
设计心得体会
通过这次对数字电子钟的设计，我了解了电路设计的基本步骤，也让我了解了关于数字钟的原理与设计理念，要设计一个电路先进行软件模拟仿真再进行实际的电路制作。

但是最后的成品却不一定与仿真时完全一样，因为，在实际接线中有着各种各样的条件制约着。

而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而不能够成功。

所以，在设计时应考虑两者的差异，从中找出最合适的设计方法。

通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如行而立，罪于这些电路还是应该自己动手实际操作才会有深刻理解。

这一周以来我不停的看课本，找资料，搜有关方面的知识，让我在巩固知识的同时，也丰富了我的课余生活，增长了我有关课外的一些知识。

这次设计能够圆满结束，不仅仅只靠自己的努力，我要感谢老师，感谢他给予我的帮助和指导！
如有侵权请联系告知删除，感谢你们的配合！。