数模混合信号电路设计数字电路设计流程
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2.版图设计（后端设计）
版图设计就是根据逻辑网表进一步设计集成电路的物 理版图，也就是制造工艺所需的掩膜版的版图。
Ch.1概述3
设计方法
华侨大学IC设计中心
1、Bottom-Up(之下而上） 2、Top-Down (之上而下）
Ch.1概述4
设计方法
华侨大学IC设计中心
1、Bottom-Up
Ch.1概述8
Top-Down 设计步骤
华侨大学IC设计中心
1、系统设计（行为级描述）
实质上就是对整个系统的数学模型的描 述。一般来说，对系统进行行为级描述 的目的是试图在系统设计的初期，通过 对系统行为描述的仿真来发现设计中存 在的问题。并不真正考虑其实际的操作 和算法的实现。考虑更多的是系统的结 构及其工作过程是否能达到系统设计规 范的要求。
华侨大学IC设计中心
4、物理实现(版图设计）
逻辑综合生成门级网表，可以有两种硬件实现 选择。第一种是由自动布局布线工具，如 Silicon Enemble, 生成ASIC版图。第二种是将 网表转换成FPGA(现场可编程门阵列)映射文件， 由FPGA硬件实现。
Ch.1概述12
华侨大学IC设计中心
Top-Down设计与Bottom-Up设计相比， 具有以下优点: 设计从行为到结构再到物理级，每一步部
映都不是很良好。因此一般采用人工将行 为级描述的verilog/VHDL语言该写成寄 存器级描述。
Ch.1概述17
华侨大学IC设计中心
行为级仿真：Modelsim,Active-Hdl
Ch.1概述18
综合方法
三、逻辑综合和逻辑优化
华侨大学IC设计中心
逻辑综合通常是使RTL级HDL描述自动转换成一组寄存 器和组合逻辑，也就是说经过逻辑综合可以得到集成电 路的门级逻辑结构。一般逻辑综合以后紧接着是逻辑优 化，主要是考虑面积和时序优化，最后得到一个满足时 序，面积和功耗约束条件的优化的逻辑电路。
Ch.1概述16
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行为综合
在目前的实际设计工作中，行为描述的抽象层 次太高，综合工具无法很好的理解设计者的意 图，综合出的电路距离设计者的实际要求有很 大差距，并且目前主流的综合工具都不具有这 种功能，目前有一些推出的行为综合器如 Synopsys的Behavioral Complier，但用户的反
综合可分为三个层次
行为综合：是指从系统算法级的行为描述到寄存 器传输级（RTL）结构描述的转换
逻辑综合：是从RTL级描述到门级逻辑级的转换 版图综合：是从门级描述到产生相应版图的综合
Ch.1概述14
华侨大学IC设计中心
Ch.1概述15
综合方法
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二、行为综合
行为综合是一种高层次的综合，它的任务是实 现从系统算法级的行为描述到寄存传输级结构描 述的转换。这里所说的行为是数字系统或其部件 与外界环境的相互关系与作用；而结构是指组成 系统RTL级的各个部件及其相互之间的连接关系。
内容
1、设计流程介绍 2、硬件描述语言的介绍 3、设计方法的介绍 4、数字系统的结构设计 5、数字系统的电路设计 6、数字系统的版图设计
百度文库
华侨大学IC设计中心
Ch.1概述1
设计流程介绍
华侨大学IC设计中心
Ch.1概述2
设计流程介绍
华侨大学IC设计中心
1.电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统 的行为描述开始，直到设计出相应的电路图，对于数 字系统来说就是设计出它的逻辑图或逻辑网表
设计效率低、周期长，一次设计成功率低
Ch.1概述5
设计方法:Bottom-Up
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缺点：
系统设计时存在的问题只有在后期才能较容 易发现；
设计周期长；
设计的主体是电路原理图，不便于管理和移 植；
Ch.1概述6
设计方法：Top-Down Top-Down设计
华侨大学IC设计中心
该流程在EDA(HDL语言)工具支持下逐步 成为IC主要的设计方法
从确定电路系统的性能指标开始，自系统 级、寄存器传输级、逻辑级直到物理级逐 级细化并逐级验证其功能和性能
1、系统设计（行为级描述）;
2、 RTL设计 (RTL级描述）;
3、逻辑设计/门级设计
4、物理实现
Ch.1概述7
华侨大学IC设计中心
Ch.1概述9
Top-Down 设计步骤
华侨大学IC设计中心
２、RTL设计(RTL级描述）
用行为方式描述的系统结构有可能部分 描述抽象程度过高，是不可以直接映射 到具体逻辑单元结构的硬件实现。因此 必须将行为级描述的verilog/VHDL语言 该写成寄存器级描述。
Ch.1概述10
Top-Down 设计步骤
自底向上(Bottom-Up)设计是集成电路和PCB 板的传统设计方法,该方法盛行于七、八十年
设计从逻辑级开始，采用逻辑单元和少数行 为级模块构成层次式模型进行层次设计，从 门级开始逐级向上组成RTL级模块，再由若于 RTL模块构成电路系统
对于集成度在一万门以内的IC设计是行之有 效的,无法完成十万门以上的设计
采用Verilog/VHDL语言描述电路时，我们 将电路的描述分为行为（Behavioral）和 寄存器传输级（Register Transfer Level） 和门级描述（Gate Level）三个层次。这 样的划分是根据寄存器和组合逻辑的确定 性而言的
行为级：寄存器和组合逻辑都不明确 RTL级：寄存器明确，组合逻辑不明确。 门级：寄存器和组合逻辑都明确
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3、逻辑设计/门级设计
利用逻辑综合工具，例如FPGA Express(针对 FPGA设计），Design Compiler（针对ASIC设 计）,将行为级或者寄存器级描述转换转换成一 组寄存器和组合逻辑，也就是说经过逻辑综合 可以得到集成电路的门级逻辑结构。
Ch.1概述11
Top-Down 设计步骤
进都进行验证,提高了一次设计的成功率。 提高了设计效率，缩短了开发周期，降低
了产品的开发成本 设计成功的电路或其中的模块可以放入以
后的设计中提高了设计的再使用率(Reuse)。
Ch.1概述13
综合方法
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一、概述
综合方法是指电路从较高级别的描述自动地 转换到较低级别的描述的自动设计方法。
版图设计就是根据逻辑网表进一步设计集成电路的物 理版图，也就是制造工艺所需的掩膜版的版图。
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设计方法
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1、Bottom-Up(之下而上） 2、Top-Down (之上而下）
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设计方法
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1、Bottom-Up
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Top-Down 设计步骤
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1、系统设计（行为级描述）
实质上就是对整个系统的数学模型的描 述。一般来说，对系统进行行为级描述 的目的是试图在系统设计的初期，通过 对系统行为描述的仿真来发现设计中存 在的问题。并不真正考虑其实际的操作 和算法的实现。考虑更多的是系统的结 构及其工作过程是否能达到系统设计规 范的要求。
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4、物理实现(版图设计）
逻辑综合生成门级网表，可以有两种硬件实现 选择。第一种是由自动布局布线工具，如 Silicon Enemble, 生成ASIC版图。第二种是将 网表转换成FPGA(现场可编程门阵列)映射文件， 由FPGA硬件实现。
Ch.1概述12
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Top-Down设计与Bottom-Up设计相比， 具有以下优点: 设计从行为到结构再到物理级，每一步部
映都不是很良好。因此一般采用人工将行 为级描述的verilog/VHDL语言该写成寄 存器级描述。
Ch.1概述17
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行为级仿真：Modelsim,Active-Hdl
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综合方法
三、逻辑综合和逻辑优化
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逻辑综合通常是使RTL级HDL描述自动转换成一组寄存 器和组合逻辑，也就是说经过逻辑综合可以得到集成电 路的门级逻辑结构。一般逻辑综合以后紧接着是逻辑优 化，主要是考虑面积和时序优化，最后得到一个满足时 序，面积和功耗约束条件的优化的逻辑电路。
Ch.1概述16
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行为综合
在目前的实际设计工作中，行为描述的抽象层 次太高，综合工具无法很好的理解设计者的意 图，综合出的电路距离设计者的实际要求有很 大差距，并且目前主流的综合工具都不具有这 种功能，目前有一些推出的行为综合器如 Synopsys的Behavioral Complier，但用户的反
综合可分为三个层次
行为综合：是指从系统算法级的行为描述到寄存 器传输级（RTL）结构描述的转换
逻辑综合：是从RTL级描述到门级逻辑级的转换 版图综合：是从门级描述到产生相应版图的综合
Ch.1概述14
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综合方法
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二、行为综合
行为综合是一种高层次的综合，它的任务是实 现从系统算法级的行为描述到寄存传输级结构描 述的转换。这里所说的行为是数字系统或其部件 与外界环境的相互关系与作用；而结构是指组成 系统RTL级的各个部件及其相互之间的连接关系。
内容
1、设计流程介绍 2、硬件描述语言的介绍 3、设计方法的介绍 4、数字系统的结构设计 5、数字系统的电路设计 6、数字系统的版图设计
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Ch.1概述1
设计流程介绍
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Ch.1概述2
设计流程介绍
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1.电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统 的行为描述开始，直到设计出相应的电路图，对于数 字系统来说就是设计出它的逻辑图或逻辑网表
设计效率低、周期长，一次设计成功率低
Ch.1概述5
设计方法:Bottom-Up
华侨大学IC设计中心
缺点：
系统设计时存在的问题只有在后期才能较容 易发现；
设计周期长；
设计的主体是电路原理图，不便于管理和移 植；
Ch.1概述6
设计方法：Top-Down Top-Down设计
华侨大学IC设计中心
该流程在EDA(HDL语言)工具支持下逐步 成为IC主要的设计方法
从确定电路系统的性能指标开始，自系统 级、寄存器传输级、逻辑级直到物理级逐 级细化并逐级验证其功能和性能
1、系统设计（行为级描述）;
2、 RTL设计 (RTL级描述）;
3、逻辑设计/门级设计
4、物理实现
Ch.1概述7
华侨大学IC设计中心
Ch.1概述9
Top-Down 设计步骤
华侨大学IC设计中心
２、RTL设计(RTL级描述）
用行为方式描述的系统结构有可能部分 描述抽象程度过高，是不可以直接映射 到具体逻辑单元结构的硬件实现。因此 必须将行为级描述的verilog/VHDL语言 该写成寄存器级描述。
Ch.1概述10
Top-Down 设计步骤
自底向上(Bottom-Up)设计是集成电路和PCB 板的传统设计方法,该方法盛行于七、八十年
设计从逻辑级开始，采用逻辑单元和少数行 为级模块构成层次式模型进行层次设计，从 门级开始逐级向上组成RTL级模块，再由若于 RTL模块构成电路系统
对于集成度在一万门以内的IC设计是行之有 效的,无法完成十万门以上的设计
采用Verilog/VHDL语言描述电路时，我们 将电路的描述分为行为（Behavioral）和 寄存器传输级（Register Transfer Level） 和门级描述（Gate Level）三个层次。这 样的划分是根据寄存器和组合逻辑的确定 性而言的
行为级：寄存器和组合逻辑都不明确 RTL级：寄存器明确，组合逻辑不明确。 门级：寄存器和组合逻辑都明确
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3、逻辑设计/门级设计
利用逻辑综合工具，例如FPGA Express(针对 FPGA设计），Design Compiler（针对ASIC设 计）,将行为级或者寄存器级描述转换转换成一 组寄存器和组合逻辑，也就是说经过逻辑综合 可以得到集成电路的门级逻辑结构。
Ch.1概述11
Top-Down 设计步骤
进都进行验证,提高了一次设计的成功率。 提高了设计效率，缩短了开发周期，降低
了产品的开发成本 设计成功的电路或其中的模块可以放入以
后的设计中提高了设计的再使用率(Reuse)。
Ch.1概述13
综合方法
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一、概述
综合方法是指电路从较高级别的描述自动地 转换到较低级别的描述的自动设计方法。