微机原理与接口技术(楼顺天第二版)第五章习题解答

微机原理与接口技术（楼顺天第二版）习题解答

第5章总线及其形成

5.1 微处理器的外部结构表现为数量有限的输入输出引脚，它们构成了微处理器级总线。

5.2微处理器级总线经过形成电路之后形成了系统级总线。

5.3 答：总线是计算机系统中模块（或子系统）之间传输数据、地址和控制信号的公共通道，它是一组公用导线，是计算机系统的重要组成部分。

采用标准化总线的优点是：

①简化软、硬件设计。

②简化系统结构。

③易于系统扩展。

④便于系统更新。

⑤便于调试和维修。

5.4 答：在微型计算机应用系统中，按功能层次可以把总线分成：片内总线、元件级总线、系统总线和通信总线。

5.5 答：RESET为系统复位信号，高电平有效，其有效信号至少要保持四个时钟周期，且

（CS）=0FFFFH，复位信号上升沿要与CLK下降沿同步。系统复位后的启动地址为0FFFF0H。即：

（IP）=0000H。

5.6 8086CPU复用的引脚有AD15~AD0、A16/S3、A17/S4、A18/S5、A19/S6、BHE/S7。

8088CPU复用的引脚有AD7~AD0、A16/S3、A17/S4、A18/S5、A19/S6、BHE/S7。

5.7 答：设置引脚复用主要是可以减少引脚数量。CPU通过分时复用解决地址线和数据线的复用问题。ALE为地址锁存使能信号在总线周期的T1周期有效，BHE为高8位数据线允许，在T1周期有效，需要锁存器锁存，在需要使用高8位数据线时使用。

5.8 答：高阻态可做开路理解。可以把它看作输出（输入）电阻非常大。

5.9 答：RESET（Reset）：复位信号，输入，高电平有效。CPU收到复位信号后，停止现行操作，并初始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，而使CS=FFFFH。RESET信号至少保持4个时钟周期以上的高电平，当它变成低电平时，CPU 执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。

READY（Ready）：准备就绪信号，输入，高电平有效。在T3状态结束后CPU插入一个或几个TW暂停状态，直到READY信号有效后，才进入T4状态，完成数据传送过程。

TEST（Test）：测试信号，输入，低电平有效。TEST信号与W AIT指令结合起来使用，CPU执行WAIT指令后，处于等待状态，当TEST引脚输入低电平时，继续执行被暂停的指令。

5.10 P159-160

5.11 P170

5.12 P162

M/信号在访问存储器时为高电平，访问I/O端口时为低电平。

5.13 8086 CPU的IO

5.14答：8086CPU有20条地址线和16条数据线，为了减少引脚，采用了分时复用，共占了20条引脚。这20条引脚在总线周期的T1状态输出地址。为了使地址信息在总线周期的其他T状态仍保持有效，总线控制逻辑必须有一个地址锁存器，把T1状态输出的20位地址信息进行锁存。

5.15根据传送信息的种类不同，系统总线分为数据总线、地址总线和控制总线。5.16 三态逻辑电路输出信号的三个状态是高电平、低电平和高阻态。

5.17 在8086的基本读总线周期中，在1T 状态开始输出有效的ALE 信号；在2T 状态开始输出

低电平的RD 信号，相应的DEN 为__低__电平，R DT/为__低__电平；引脚AD 15 ~ AD 0上在1T 状态期间给出地址信息，在4T 状态完成数据的读入。 5.18

5.19 H

5.20 E

5.21 存储器读、存储器写、I/O 读、I/O 写。

5.22 RD ,WR ,MEMW ,IOR ,IOW

5.23 存储器读，I/O 写

5.24 地

5.25 高，FFFFH ，0000H ，FFFF0H

5.26 ALE ，地；R /DT ，DEN

5.27 一，一，两

5.28 T3，高，Tw

5.29 8288总线控制器

5.30 B, C

5.31

5.32答：（1）没有等待的8086最小方式时序如图5.32(1)所示。

T1T2T4

T3

一个基本的总线周期

CLK

BHE

AD15~AD0

ALE

M/IO

RD

DT/R

DEN

A19~A16

BHE

A15~A0

S6~S3状态输出

D15~D0数据输入

图5.32(1) 没有等待的8086最小方式时序

（2）有一个等待周期的8086最小方式时序图如图5.32(2)所示。

T1T2TW

T3

插入一个TW的总线周期

CLK

T4

BHE

AD15~AD0

ALE

M/IO

RD

DT/R

DEN A19~A16

BHE

A15~A0

S6~S3状态输出

D15~D0数据输入

图5.32(2)有一个等待周期的8086最小方式时序图

5.33 （1）因为DA TA为偶地址，则DA TA+1为奇地址。故要完成本条指令，需要两个总线周期。时序图如图5.33(1)所示

图5.33(1) 执行MOV DA TA+1，AX指令的时序参考图

（2）DATA+1虽然为奇地址，但是AL为八位存储器，故本条指令需用一个总线周

期，时序图如图5.33(2)所示。

图5.33(2) 执行MOV DA TA+1，AL指令的时序参考图

（3）执行OUT DX，AX（DX的内容为偶数）指令的时序图如图5.33(3)所示。