锁相环常见问题解答
第四章锁相环路课后习题答案
第四章 环路捕获性能
2.二阶环的捕获 环路非线性微分方程的一般形式
pθ e (t ) = pθ1 (t ) − KF ( p ) sin θ e (t )
将无源比例积分滤波器传输函数 pτ 2 + 1 F ( p) = pτ 1 + 1 dθ1 (t ) 及 = ∆ωo
相轨迹曲线
Δωo<K时的一阶环动态方程图解
第四章 环路捕获性能
分析表明： ①当Δωo≤K时，环路在相差2π内会立即锁定。所以， 一阶环的捕获不产生周期跳跃，即只有相位捕获过程； ②当Δωo >K时，环路不能捕获锁定，出现稳定的差拍状 态。差拍中的直流成分使压控振荡器的瞬时角频率ωv向ωi靠 近一些，即
相轨迹向右
θ e (t ) >0，
θ e (t ) < 0，
相轨迹向左
图4-1 非理想二阶环相平面
第四章 环路捕获性能
图4-1中看出 ： ①相轨迹是有方向的曲线； ②当起始频差Δωo较大时，相轨迹近似为正弦曲线 (与K<Δωo的一阶环类似)； ③当起始频差Δωo减小时，存在一条临界轨迹，不 经跳周就达到锁定。横轴上有稳定平衡点(即锁定点)和不 稳定平衡点(又称鞍点)。 dθ e d 2θ e 令方程(4-1)式中 = 0, = 0 ，可得稳定平 2 dt dt 衡点： ∆ωo (4-3) θ e = arcsin ± 2 nπ K 不稳定平衡点： ∆ωo (4-4)
(4-13)Biblioteka 根据(4-13)式可计算几种二阶环路的捕获带： 1. 使用有源比例积分滤波器的二阶环的捕获带为
∆ω p = ∞
与前面定性分析的结果完全一致。
第四章 环路捕获性能
锁相环(PLL)原理及其应用中的七大常见问题
当 VCO/VCXO 的控制电压超出了 Vp，或者非常接近 Vp 的时候，就需要用有源滤波器。在对 环路误差信号进行滤波的同时，也提供一定的增益，从而调整 VCO/VCXO 控制电压到合适的 范围。 问：PLL 对于 VCO 有什么要求？以及如何设计 VCO 输出功率分配器？ 答：选择 VCO 时，尽量选择 VCO 的输出频率对应的控制电压在可用调谐电压范围的中点。 选用低控制电压的 VCO 可以简化 PLL 设计。 问：如何设置电荷泵的极性？ 答：在下列情况下，电荷泵的极性为正。 环路滤波器为无源滤波器，VCO 的控制灵敏度为正（即，随着控制电压的升高，输出频率增 大）。 在下列情况下，电荷泵的极性为负。环路滤波器为有源滤波器，并且放大环节为反相放大； VCO 的控制灵敏度为正。环路滤波器为无源滤波器，VCO 的控制灵敏度为负；PLL 分频应用， 滤波器为无源型。即参考信号直接 RF 反馈分频输入端，VCO 反馈到参考输入的情况。 问：为何我的锁相环在做高低温试验的时候，出现频率失锁？ 答：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上 的器件高低温失效都有可能导致锁相环失锁。先从 PLL 频率合成器的外围电路逐个找出原 因，如参考源（TCXO，）是否在高低温试验的范围之内？ 问：非跳频（单频）应用中，最高的鉴相频率有什么限制？ 答：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数 据手册都提供了最高鉴相频率的值，另外，只要寄存器中 B > A，并且 B > 2，就可能是环 路锁定。通常最高频率的限制是：这里 P 为预分频计数器的数值。
问：环路滤波器采用有源滤波器还是无源滤波器？ 答：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的 PLL 产生的频率的相 位噪声性能会比采用无源滤波器的 PLL 输出差。因此在设计中我们尽量选用无源滤波器。 其中三阶无源滤波器是最常用的一种结构。 PLL 频率合成器的电荷泵电压 Vp 一般取 5V 或者稍高，电荷泵电流通过环路滤波器积分后 的最大控制电压低于 Vp 或者接近 Vp。如果 VCO/VCXO 的控制电压在此范围之内，无源滤波 器完全能够胜任。
数字（鉴相）环失锁现象及解决办法八一无线
数字（鉴相）环失锁现象及解决办法八一无线数字（鉴相）环失锁现象及解决办法【摘要】通过比较正弦鉴相器与数字鉴相器特性，本文指出锁相环设计者选用数字鉴相器存在的问题，并分析了其失锁原理，最后提出解决办法。
【关键词】锁相环鉴频鉴相器失锁牵引一、前言传统的正弦鉴相器（P。
D）相对来说比较笨重，数字器件广泛使用之后，在锁相环路中亦多采用数字鉴相器，它小巧（可以表面贴装）可靠，而且经济方便, 所以传统的正弦鉴相器日渐少用，在许多无线电设备中为求电路简洁高效，经常使用含有“数字鉴相器”的“组合式锁相环”（见图四）这种锁相环的特点是VCO频率fo不直接送至鉴相器，而是先将fo与第二基频fi2混频，取其差频fR经N分频后再送鉴相器与第一基频fi1进行相位比较，这就产生了一个问题，两个互为镜相的频率（fi2+fR =fo和fi2-fR= f o#）都可能产生同样差频fR，在初始值或大跨度切换（如110Mhz跳到 455KHz）频率时，（当N 改变时VCO fo不会瞬变）压控震荡频率很可能超过镜相频率f o#，这对于正弦鉴相器来说（只检相差）对频差不敏感，不会造成麻烦，而对“数字鉴相器”则不尽然，因为许多“数字鉴相器”实质上是为“鉴频- 鉴相器”，存在频差时以“鉴频”方式工作，而且不能识别是否镜相频率，把已经“超出”镜相频率F o#的VCO震荡误判为“低于”Fo，于是它随即改变误差电压驱使VCO频率进一步超出镜相频率f o#，如此恶性循环而形成逆牵性失锁，整个电路工作瘫痪，对此，PLL设计者宜慎审电路防此一患（这种故障在整机出厂检测中常不出现，而在不同的时间、不同的工作环境中个别元件工作点发生微小变化后突然显露出来），今将逆牵性失锁形成机制和消除方法剖叙如下：二、两种鉴相器的特性A. 正弦监相器（P。
D）将压控震荡器（ＶＣＯ）输出频率fo的相位qo与基准频率fi的相位qi进行比较，输出随相位差qe变化的误差电压Ue，正弦鉴相器不能识别频率差，它的输出电压Ue随相位差qe作正弦变化,经LPF滤除高频成分，输出控制电压UF用来控制ＶＣＯ，（即VCO的震荡频率是随UF变化的）见（1）及（2）式：UF =KP Sin（qi-qo）=KP Sinqe （1）fo（t）=fom+Kvco UF（t）（2）qe的变化范围不会超出３６０度，故控制电压UF是以２兀为周期的曲线函数，见（图二）。
锁相环分析
几种常见锁相环分析并网变换器对锁相环的基本要求：（1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。
所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。
（2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。
（3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。
（4）要求锁相方法对畸变电压要有很强的抑制作用。
（5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式1、基于低通滤波器的锁相方法Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。
三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。
原理及R优点：避免检测过零点带来的问题缺点：1、在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。
2、这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相。
参考文献Method for Synchronization of Power Electronic Converters in Polluted and Variable-Frequency2、基于空间矢量滤波器(SVF)的锁相方法空间矢量滤波器是一种用于空间矢量滤波的新型滤波器，它是基于电网电压的αβ分量相互关系相互影响的基础上提出的。
锁相环的基本知识
锁相环（一）工作原理去耦：去耦，专指去除芯片电源管脚上的噪声。
该噪声是芯片本身工作产生的。
在直流电源回路中，负载的变化会也引起电源噪声。
去耦的基本方法是采用去耦电容。
作用编辑防止发生不可预测的反馈，影响下一级放大器或其它电路正常工作。
例如使用一个共发射极接法三极管，由于Vcc有内阻，当基极输入交流信号，会在电源Vcc电流（基极集电极电流和）产生交流电流，从而影响偏置端基极。
导致输出端电压不稳定。
通常的解决办法是使用电容对Vcc交流接地，去除此影响。
这个解决办法叫做去耦。
去耦：专指去除芯片电源管管脚上的噪声,该噪声是芯片本身工作产生的。
在直流电源回路中，负载的变化会引起电源噪声。
例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。
配置去耦电容可以抑制因负载变化而产生的噪声，是抑制电路板的可靠性设计的一种常规做法。
配置原则编辑●电源输入端跨接一个电解电容器，如果印制电路板的位置允许，采用比较大的电解电容器的抗干扰效果会更好。
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。
如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。
●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。
目录1.1分类2.2常见的电源噪声及解决方案分类编辑根据传播方向的不同，分为两类：1.从电源进线引入的外界干扰；2.由电子设备产生并经电源线传导出去的噪声。
从形成特点看，噪声干扰分为串模干扰和共模干扰两种：1.串模干扰是两条电源线之间（简称线对线）的噪声；2.共模干扰则是两条电源线对大地（简称线对地）的噪声。
锁相环失锁状态的特点
锁相环失锁状态的特点锁相环（Phase-Locked Loop，简称PLL）是一种常用的电路，用于提供时钟信号的稳定性和相位同步性。
然而，由于各种原因，锁相环有可能进入失锁状态，即无法维持稳定的相位同步关系。
本文将探讨锁相环失锁状态的特点，并对其进行解释和扩展。
一、锁相环失锁状态的特点：1. 频率偏差较大：在锁相环失锁状态下，输出信号的频率与参考信号的频率之间存在较大的偏差。
这是因为在失锁状态下，锁相环无法正确地对参考信号进行跟踪和调整，导致输出频率不稳定。
2. 相位漂移明显：失锁状态下，输出信号的相位与参考信号的相位之间存在明显的漂移。
这是因为失锁时，锁相环无法实现相位同步，输出信号的相位会随着时间的推移逐渐偏离参考信号的相位。
3. 稳定性较差：失锁状态下，锁相环的稳定性较差，无法保持稳定的输出信号。
这是因为失锁时，锁相环无法正确地对反馈信号进行调整，导致输出信号的幅值和相位不可预测地发生变化。
4. 噪声增加：失锁状态下，锁相环输出信号的噪声较大。
这是因为失锁时，锁相环无法对噪声进行有效的抑制和滤波，导致输出信号的噪声功率增加。
5. 响应速度变慢：失锁状态下，锁相环的响应速度较慢。
这是因为失锁时，锁相环无法快速地对输入信号进行跟踪和调整，导致输出信号的响应速度变慢。
二、失锁状态的解释：1. 失锁状态的原因：锁相环进入失锁状态的原因有很多，例如参考信号的频率发生变化、参考信号的相位发生变化、反馈信号的噪声干扰等。
当这些因素超过锁相环的稳定范围时，锁相环就会失锁。
2. 失锁状态的影响：失锁状态下，锁相环无法提供稳定的时钟信号，会影响到系统的正常运行。
例如在通信系统中，失锁状态下的锁相环会导致信号传输错误率的增加，降低系统的可靠性。
3. 失锁状态的恢复：一旦锁相环进入失锁状态，需要采取相应的措施将其恢复到锁定状态。
常用的恢复方法包括增加锁相环的带宽、改变反馈信号的路径、调整参考信号的频率等。
三、锁相环失锁状态的扩展：1. 失锁检测：为了及时发现锁相环的失锁状态，可以设计失锁检测电路。
fpga锁相环的pll供电电压2.5v的偏差 -回复
fpga锁相环的pll供电电压2.5v的偏差-回复FPGA锁相环（Phase-Locked Loop，PLL）是一种重要的电路技术，用于将输入信号与参考信号进行频率和相位同步。
在PLL电路设计中，供电电压是一个关键因素，它直接影响着电路性能和稳定性。
本文将围绕FPGA 锁相环供电电压2.5V的偏差展开讨论，并逐步解答相关问题。
第一步：FPGA锁相环的基本原理在介绍供电电压偏差的影响之前，首先需要了解FPGA锁相环的基本工作原理。
PLL由相位比较器、电压控制振荡器（Voltage-Controlled Oscillator，VCO）和频率分频器组成。
相位比较器用于比较输入信号与参考信号的相位差异，输出的控制电压通过VCO调节，并将输出信号分频后与输入信号进行比较，形成一个闭环控制。
第二步：供电电压对FPGA锁相环的影响在FPGA锁相环中，供电电压的不稳定性会对整个电路的性能和稳定性产生重要影响。
当供电电压存在偏差时，会导致PLL的工作频率和相位发生变化，可能引发如下问题：1. 频率错误：供电电压偏高或偏低会导致VCO的频率输出有所偏移，从而与参考信号的频率不匹配，使得整个锁相环的工作频率不正确。
2. 相位抖动：供电电压偏差会导致VCO频率的波动，进而影响锁相环的相位稳定性。
因此，相位抖动会增加，这会对系统的严格同步要求产生负面影响。
3. 边缘抖动：供电电压偏差可能导致锁相环输出的时钟信号出现边缘抖动，这将影响其他电路模块的正常工作，并可能引起时序故障。
4. 锁定时间增加：供电电压偏差可能会导致锁相环的锁定时间延长，从而影响系统的响应速度和实时性。
第三步：应对供电电压偏差的方法为了避免供电电压偏差对FPGA锁相环的不利影响，我们可以采取以下方法：1. 选择稳定电源：在设计中，选择稳定可靠的电源，以降低供电电压偏差的可能性。
同时，可以考虑使用滤波电容和电压稳压器对电源进行进一步稳定。
2. 使用电源管理IC：现代FPGA设备中通常会集成电源管理IC，这些IC 能够在稳定供电电压的同时提供额外的保护功能，例如过电流保护和短路保护，以确保电路的安全运行。
锁相环指标 -回复
锁相环指标-回复什么是锁相环指标？锁相环（Phase-Locked Loop，简称PLL）是一种用于时钟生成和频率合成的电路。
锁相环指标是对锁相环电路性能进行评估和描述的一系列参数。
这些指标可以用来评估PLL的稳定性、带宽、相位噪声等重要性能。
1. 锁相环的基本原理和结构锁相环由相位比较器、低通滤波器、电压控制振荡器（Voltage-Controlled Oscillator，简称VCO）和分频器组成。
其基本原理是通过不断调整VCO的频率和相位，使其与参考信号保持同步。
相位比较器将参考信号和VCO输出的信号进行相位比较，并产生一个误差信号。
这个误差信号经过低通滤波器后，被送至VCO进行频率和相位调整。
2. 锁相环指标的分类锁相环指标通常可以分为稳定性指标、带宽指标、相位噪声指标等几个方面。
稳定性指标主要包括：锁定时间、追踪范围、捕获范围等。
锁定时间是指锁相环从失锁状态转移到锁定状态所需的时间，是评估锁相环速度的重要指标。
追踪范围是指锁相环能追踪的输入频率范围，超出追踪范围的输入信号会导致失锁。
捕获范围是指锁相环能捕获的输入频率范围，超出捕获范围的输入信号也会导致失锁。
带宽指标主要包括：环路带宽、相位裕度等。
环路带宽是指锁相环的频率响应范围，描述了PLL对输入信号的跟随能力。
相位裕度是指锁相环频率响应的相位裕量，决定了锁定后的相位稳定度。
相位噪声指标主要包括：相位噪声密度、杂散频率等。
相位噪声密度是指在单位频率范围内，锁相环输出信号的相位噪声功率。
杂散频率是指锁相环输出信号中除了基频外的其它频率分量。
3. 如何评估锁相环指标评估锁相环指标通常需要进行实验测试或进行模拟仿真。
其中，常用的测试方法包括锁定时间测试、频率响应测试、相位噪声测试等。
在锁定时间测试中，输入一个频率变化较大的信号，观察锁相环从失锁到锁定所需的时间。
锁相环的响应快速且稳定的特性表示较好的锁定时间。
频率响应测试通常通过输入不同频率的正弦波信号，并测量锁相环输出的幅值和相位，以绘制幅频响应和相频响应曲线。
锁相习题解答
(t) 8106t (rad / s) 时， 、 n 要求环路稳态相差e () 0.5rad 。问环
路参数 、n 应如何选择？ 解：采用有源比例二阶环，输入频率斜升信号的斜率为
R d (t) 8106 (rad / s2 )
dt
要求环路稳态相差：e ()
2 446600 248.（6 rad/s）； 1
45.4
2
K（ 1
2
1 K
）
K 很高，为高增益二阶环
1 K
0.00000036 2 ，
2 K 0.125 248.6=15.5
2 1
2
H (c)
s
s(2n
n2 K
)
n2
s2 2ns n2
环路增益 K Ud K0 0.63 2 20K 2 12.6krad/s
环路锁定时，固有频差等于控制频差，即 0＝控制 2 10 krad/s =
f0 2.5MHz ，0 = 2 2500K rad/s
固有频差 0 i 0
i 0 0 = 2 2500k+ 2 10K = 2 2510k = 5.02 106 rad/s
R n2
0.5 ，
n2
R 0.5
8106 4000(rad / s）， 可以取 0.707 。 0.5
2-9 若一锁相环路的截止频率 c 103 rad / s ，输入信号为
ui (t) Ui sin[106 t 2sin(102 t i )] ，问： （a） 环路处于调制跟踪还是载波跟踪状态，为什么？ （b） 若 c 降至 10rad/s，环路处于什么状态? 解：
锁相环常见问题解答
锁相环常见问题解答锁相环常见问题解答下载本期常见问题解答（PDF，596KB）参考晶振有哪些要求？我该如何选择参考源？请详细解释⼀下控制时序，电平及要求？控制多⽚PLL芯⽚时，串⾏控制线是否可以复⽤？请简要介绍⼀下环路滤波器参数的设置？环路滤波器采⽤有源滤波器还是⽆源滤波器？PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？如何设置电荷泵的极性？锁定指⽰电路如何设计？PLL对射频输⼊信号有什么要求？PLL芯⽚对电源的要求有哪些？内部集成了VCO的ADF4360-x，其VCO中⼼频率如何设定？锁相环输出的谐波？锁相环系统的相位噪声来源有哪些？减⼩相位噪声的措施有哪些？为何我测出的相位噪声性能低于ADISimPLL仿真预期值？锁相环锁定时间取决于哪些因素？如何加速锁定？为何我的锁相环在做⾼低温试验的时候，出现频率失锁？⾮跳频（单频）应⽤中，最⾼的鉴相频率有什么限制？频繁地开关锁相环芯⽚的电源会对锁相环有何影响？您能控制PLL芯⽚了么？，R分频和N分频配置好了么？您的晶振输出功率有多⼤？VCO的输出功率有多⼤？您的PFD鉴相极性是正还是负？您的VCO输出频率是在哪⼀点？最低频率？最⾼频率？还是中间的某⼀点？VCO的控制电压有多⼤？您的PLL环路带宽和相位裕度有多⼤？评价PLL频率合成器噪声性能的依据是什么？⼩数分频的锁相环杂散的分布规律是什么？到底⽤⼩数分频好还是整数分频好？ADI提供的锁相环仿真⼯具ADISimPLL⽀持哪些芯⽚，有什么优点？分频–获得⾼精度时钟参考源？PLL，VCO闭环调制，短程⽆线发射芯⽚？PLL，VCO开环调制？时钟净化----时钟抖动（jitter）更⼩？时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为⽅波。
功率：满⾜参考输⼊灵敏度的要求。
稳定性：通常⽤TCXO，稳定性要求< 2 ppm。
锁相环的相位噪声杂散抑制锁相时间
相位噪声对一个给定载波功率的输出频率来说，相位噪声是载波功率相对于给定的频率偏移处（频率合成器通常定义1kHz频率偏移）1-Hz的带宽上的功率，单位为dBc/Hz@offset frequency。
锁相环频率合成器的带内相位噪声主要取决于频率合成器，VCO的贡献很小。
相位噪声的测量需要频谱分析仪。
注意一点，普通频谱分析仪读出的数据需要考虑分辨带宽的影响。
即，频谱分析仪的读数减掉10log（RBW）才是正确的相位噪声数值。
高端的频谱分析仪往往可以直接给出单边带相位噪声。
相位噪声是信号在频域的度量。
在时域，与之对应的是时钟抖动（jitter），它是相位噪声在时间域里的反映，大的时钟抖动在高速ADC应用中会严重恶化采样数据的信噪比，尤其是当ADC模拟前端信号的频率较高时，更是要求低抖动的时钟。
图1形象地描述了时钟抖动。
图表 1 相位噪声和时钟抖动时钟抖动可以通过相位噪声积分得到，具体实现如下如下：计算从给定的起始频率偏移处到结束频率（通常定义为两倍输出频率）偏移处的相位噪声和A，单位为dBc；对A进行取对数操作；求相位抖动均方值（rms phase jitter），单位为弧度；将弧度值转换成时间单位，秒或者皮秒。
图表 2. 时钟抖动与相位噪声和白噪声之间的关系参考杂散锁相环中最常见的杂散信号就是参考杂散。
这些杂散信号会由于电荷泵源电流与汇电流的失配，电荷泵漏电流，以及电源退耦不够而增大。
在接收机设计中，杂散信号与其他干扰信号相混频有可能产生有用信号频率从而降低接收机的灵敏度。
锁相环处于锁定状态时，电荷泵会周期性的（频率等于鉴相频率）产生交替变换（正负）脉冲电流给环路滤波器。
环路滤波器对其进行积分产生稳定的控制电压。
图表 3 环路锁定时，PLL电荷泵电流输出波形当鉴相频率较低时，由电荷泵的漏电流引起的杂散占主要地位。
当鉴相频率较高时，由电荷泵的交替电流（源电流I和汇电流I）引起的杂散占主要地位。
sourcesink二者频率的界定。
锁相环
通俗点说，设置PLL锁相环就相当于超频，单片机超频的原因和PC机是一个道理。
分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY，这也和PC机南北桥的原理类似。
相对来说，PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。
只是大家也不要太贪，设置太高相对来说不够稳定，进行过PC机超频的应该很有体会，一般我们现在用的XS128我觉得设置在80MHz是比较合适的，相比前几届比赛用的DG128，这个频率已经蛮高的了。
还有就是SYNR,REFDV只有在CLKSEL_PLLSEL=0的情况下才能写入，不过这是系统默认状态。
多半大家可能还会有以下几点疑问：1.PLL锁相环怎么设置？答：通过写REFDV（CRG参考分频寄存器）和SYNR（CRG合成器寄存器）进行设置2.代码里while(!CRGFLG_LOCK);这句是干什么的？答：时钟校正同步3.为什么代码中会有多多少少的几句空语句？答：锁相环从设定到最后稳定还是需要一点点时间的，所以需要加几条空指令OSC、FOSC、OSCCLK：我认为这三者一样，是振荡器频率，即是我们外加晶振频率SYNR 时钟合成寄存器VCOFRQ[7:6]：不知道，跪求高人解答！！！SYNDIV[5:0]：不知道，跪求高人解答！！！REFDV时钟分频寄存器REFFRQ[7:6]：不知道，跪求高人解答REFDIV[5:0]：不知道，跪求高人解答FVCO：应该是系统频率（有错请更正）FPLL、PLLCLK：我认为是一样的，即锁相环频率FBUS、Bus Clock：我认为是一样的，即总线频率POSTDIV：貌似是分频控制，应该是控制FVCO和PLLCLK的分频比，一般设置为0，这时FPLL= FVCO/1=FVCO初步设想：1、FVCO= 2*FOSC*(SYNDIV + 1)/(REFDIV + 1)，我认为OSC、FOSC、OSCCLK都是一样的，即晶振频率2、FPLL= FVCO/(2 × POSTDIV)，FPLL应该和PLLCLK一样，都是锁相环频率，POSTDIV 等于0时默认为分子为1，即FPLL= FVCO/1=FVCO3、FBUS= FPLL/2，FBUS为总线时钟频率所以综合起来就有：FBUS=[2*FOSC*(SYNDIV + 1)/(REFDIV + 1)]/2=FOSC*(SYNDIV + 1)/(REFDIV + 1)再看看龙丘80MHz的超频源代码void SetBusCLK_80M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //开启锁相环SYNR =0xC0 | 0x09; //我理解，SYNR只是低6位有效，所以经过运算后SYNR=9 REFDV=0x80 | 0x01; //我理解，REFDV只是低4位有效，所以经过运算后REFDV=1 POSTDIV=0x00; //POSTDIV=0x00=0，则FPLL=FVCO=PLLCLK，所以PLLCLK=FVCO=2*16*(1+9)/(1+1)=160MHz;_asm(nop); //所以总线时钟BUS CLOCK=PLLCLK/2=80MHz_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}好了，个人意见发表完毕，有错误的请更正，别扔砖头哈砖头我自己仍就行了synr和refdv都是低6位来设定所要超的频率，其高2位是根据你要超的频率来配置，通过合理的配置VCOFRQ，REFFRQ来提高系统时钟稳定性。
第一章 锁相环路的基本工作原理 课后答案
第一章 锁相环路的基本工作原理
樊孝明
第一章 锁相环路的基本工作原理
1-1 己知锁相环路使用正弦鉴相器，最大输出电压为 U d ，压控振荡器特性为 线性，控制灵敏度等于 K 0 ，环路滤波器的脉冲响应为 h ( t ) ，试写出环路的动态 方程。 解：锁相环的数学相位模型如下：
θ1 ( t )
+
θe ( t )
rad/ (s ⋅ V )
环路锁定时，固有频差等于控制频差，即 Δω0＝Δω控制 = 2π × 10k rad/s
f 0 = 2.5MHz ， ω0 = 2π × 2500K rad/s
Q 固有频差 Δω0 = ωi − ω0
w.
sin θ e ( ∞ ) = 1-5
ωi = Δω0 + ω0 = 2π × 2500k+ 2π × 10 K = 2π × 2510k rad/s ⇒ f i = 2.51MHz
−
U d sin [ i ]
ud ( t )
F ( p)
uc ( t )
根据相位模型，可得环路的瞬时相位误差 θ e ( t ) = θ1 ( t ) − θ 2 ( t ) ；
VCO 输出信号的瞬时相位 θ 2 ( t ) = uc ( t ) ×
da
∫u
0 t d
后 答
正弦鉴相器输出电压 ud ( t ) = U d sin θ e ( t ) = U d sin ⎡ ⎣θ1 ( t ) − θ 2 ( t ) ⎤ ⎦；
Δω0 2π × 10 K = = 0.5V K0 2π × 20 K
因为 Δω控制 = uc ( t ) K 0 ⇒ 控制电压 uc ( t ) =
ww
锁相环指标 -回复
锁相环指标-回复锁相环指标，是指用于描述锁相环性能的一系列指标和参数。
锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、无线电、计算机、测量和控制等领域的控制系统。
它通过反馈机制，使输出信号与输入信号保持稳定的相位关系。
锁相环指标对于评估和设计锁相环系统的性能至关重要。
在本文中，我们将逐步回答与锁相环指标相关的几个关键问题。
首先，什么是锁相环？为了更好地理解锁相环指标的含义，我们需要了解一下锁相环的基本原理及其应用。
锁相环由相位比较器、低通滤波器、增益倍频器和振荡器等核心组件组成。
它通过将输入信号与反馈信号进行相位比较，并不断调节振荡器的频率，使输出信号与输入信号保持稳定的相位关系。
锁相环被广泛运用于频率合成、时钟恢复、频率调制解调、信号调整和误差校正等领域。
例如，在通信系统中，锁相环可以用于提取输入信号的频率信息，然后通过频率合成器生成稳定的输出信号。
在计算机中，锁相环可用于时钟恢复，确保计算机内部各个子系统的时钟同步。
因此，锁相环在当代电子技术中具有重要的应用价值。
接下来，锁相环指标有哪些重要的参数和性能指标？有几个核心的指标用于评估锁相环性能，包括锁定范围、锁定时间、峰值偏差和抖动。
锁定范围指示了锁相环可以捕获和跟踪的输入信号频率范围。
锁定时间是锁相环从开始捕获输入信号到建立稳定相位关系所需的时间。
峰值偏差表示输出信号和输入信号的相位差的最大偏差。
抖动是指输出信号相位的瞬时变化，通常用峰峰值、均方根值或峰峰值抖动来表征。
此外，还有一些与锁相环指标相关的参数需要注意，如环形振荡器的频率稳定度、滤波器的频率响应以及相位比较器的输入灵敏度。
这些参数会直接影响锁相环的性能和稳定性。
然后，如何衡量和优化锁相环的指标？衡量和优化锁相环指标的方法有很多，取决于特定的应用场景和需求。
一种常用的优化方法是选择合适的环形振荡器，以获得所需的频率稳定度。
频率稳定度可以通过检测振荡器的尺寸、元器件参数和工作温度等因素来实现。
锁相环常见问题解答讲解
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锁相环_精品文档
锁相环锁相环，又称为锁相放大器或者锁相放大器，是一种基于反馈机制的控制系统，用于稳定和锁定两个信号的相位差。
锁相环的原理可以在许多领域中得到应用，包括通信、电子仪器、雷达等。
锁相环工作原理锁相环的核心原理是采用一个反馈环来纠正输入信号的相位差。
一般来说，锁相环由三个主要部分组成：相位比较器、低通滤波器和可变频率振荡器。
首先，锁相环将输入信号和参考信号通过相位比较器进行比较，产生一个误差信号。
相位比较器会计算两个信号之间的相位差，并且生成一个电压或电流信号，表示这个相位差。
如果输入信号和参考信号的相位差为零，那么相位比较器输出的误差信号也将为零。
接着，误差信号通过低通滤波器进行滤波处理，去除高频噪声和杂散信号。
低通滤波器可以使锁相环对于高频噪声具有良好的抑制能力，提高系统的稳定性和抗干扰性。
最后，滤波后的误差信号被送往可变频率振荡器，控制其输出的频率和相位。
可变频率振荡器会根据误差信号的大小和方向来调整输出信号的频率和相位，以减小相位差。
如果误差信号为正，则输出频率增加；如果误差信号为负，则输出频率减小。
通过不断调整输出频率和相位，锁相环可以将输入信号和参考信号的相位差保持在一个可接受的范围内。
应用领域锁相环在通信领域中有广泛的应用。
在通信系统中，锁相环可以用来确保发送和接收的信号保持同步。
例如，在无线通信中，锁相环可以用来抑制多径干扰和载波漂移，提高通信质量和稳定性。
另外，锁相环还可以用于时钟恢复和数据捕获等方面。
除了通信领域外，锁相环在电子仪器和雷达等领域也有重要的应用。
在电子仪器中，锁相环可以用来稳定和控制仪器的频率和相位。
例如，在频谱分析仪和信号发生器中，锁相环可以确保仪器输出的信号具有准确的频率和相位信息。
在雷达系统中，锁相环可以用来实现目标检测和跟踪。
通过锁相环，雷达可以准确地测量目标和干扰源之间的相对相位差，从而提高雷达测量的精度和可靠性。
总结锁相环是一种基于反馈机制的控制系统，用于稳定和锁定两个信号的相位差。
锁相环常见故障类型
第1步：验证通信第一步是验证PLL响应编程的能力。
如果PLL没有锁定，无法读回，则尝试发送需要最小量硬件命令工作的软件命令。
一种方法是通过软件（而非引脚）调节PLL的通电断电寻找引脚的可预测电流变化或偏置电压电平变化。
许多PLL在其输入（OSCin）引脚的电平在通电时为Vcc/2，在断电时为0V。
如果PLL集成了压控振荡器（VCO），则查看低压差（LDO）输出引脚电压是否对通电和断电命令做出反应。
还可能可以切换输入/输出(I/O)引脚，比如许多LMX系列PLL的MUXout引脚。
如果采用上述方法能够验证通信，就可以继续尝试进行锁定。
如果无法验证通信，则查找常见的原因，例如以下原因：编程串行锁存使能（也称为芯片选择条（CSB））过高对软件输入的低通滤波过多与串行外围设备接口总线（SPI）存在时序问题电源引脚焊接有误第2步：建立锁定验证通信后，下一步就是尝试对PLL进行锁定。
下面是PLL无法锁定的一些更常见的原因：对锁定检测引脚的错误解读。
如果配置有误，锁定检测引脚会在实际已经锁定的情况下显示出PLL 未锁定。
可以通过查看频谱分析仪输出或VCO调谐电压验证这一情况。
编程问题。
向PLL发送错误的信息会很容易导致无法锁定。
一些常见的编程错误包括：VCO编程频率超出范围、VCO校准设置不正确或寄存器时序有误。
VCO校准问题。
对于集成VCO的PLL而言，频率范围通常分成几个不同的频段。
错误的编程会导致VCO锁定错误的频段。
对特定寄存器的编程通常会启动VCO校准；因此必须确定在编程此寄存器时，其他软件和硬件（尤其是基准输入）状态正确，以确保校准正常工作。
输入或反馈路径问题。
如果VCO输入或基准输入因电源水平较低、压摆率较低、匹配较差或谐波较高而存在问题，会导致PLL打开锁定。
大多数PLL有方法输出内部频率计数器的实际频率输出，将其发送到引脚。
环路滤波器中与地连接或短路。
可以通过查看调谐电压或切换鉴相器两极，根据频率变化确定连接或短路。
锁相习题解答
w.
R2
A
C
R1
520k 1.44k 87uF s 1 1.44k 87uF s 1 77 6.75k (520k 1.44k ) 87uF s 1 521.44k 87uF s 1
1 s
课
F (s)
后
后
答
R
d (t ) 8 106 (rad / s 2 ) dt R
2 n
课
要求环路稳态相差： e ()
案
解：采用有源比例二阶环，输入频率斜升信号的斜率为
网
路参数 、 n 应如何选择？
2 n
R 8 106 4000(rad / s） ， 可以取 0.707 。 0.5 0.5
2
kh
压控灵敏度 K 0 10 Hz / V 2 10
3
3
rad/ s V
da
解： U d
1 1 K mU 0U i 10 0.2 1 1 2 2
V
w.
大量必须大于多少？
co
m
(a)环路能否进入锁定？为什么？(b)环路的最大和最小瞬时频差值各多少？(c)画出鉴相器输
2 n
n2
w.
co
2
1
m
K
0.125 248.6=15.5 2
（a） 102 rad / s ， c 103 rad / s c > ， 为调制跟踪环。 （b） c 10 rad / s ， 为载波跟踪环。
第三章 环路噪声性能
3-2 一个二阶锁相环路，环路滤波器由无源比例积分滤波器组成，并已知环路参 数 0.707 ， n 59.5rad / s 压控振荡器的增益系数 K 0 为 1.13 104 rad/ s V , 鉴相器的增益系数 K d 为 1V/rad。设输入到锁相环的信号为一正弦波，并已知信
锁相技术名词解释、简答题和计算公式,复习总结
名词解释和简答题整理第一章锁相环路的基本工作原理：1.锁相环（PLL）---锁相环是一个能够跟踪输入信号相位的闭环自动控制系统。
2.捕获带：环路能通过捕获过程而进入同步状态所允许的最大固有频差｜Δωo｜max。
3.同步带：锁相环路能够保持锁定状态所允许的最大固有频差｜Δωo｜max。
4.快捕带：保证环路只有相位捕获一个过程的最大固有频差值｜Δωo｜max。
5.输入信号频率与环路自由振荡频率之差，称为环路的固有频率环路固有角频差：输入信号角频率ωi与环路自由振荡角频率ωo之差。
瞬时角频差：输入信号频率ωi与受控压控振荡器的频率ωv之差。
控制角频差：受控压控振荡器的频率ωv与自由振荡频率ωo之差。
三者之间的关系：瞬时频差=固有频差-控制频差。
6.鉴相器是一个相位比较装置，用来检测输入信号相位θ1(t)与反馈信号相位θ2(t)之间的相位差θe(t)。
输出的误差信号u d(t)是相差θe(t)的函数。
7.锁相环路由鉴相器、环路滤波器和压控振荡器三个主要部件构成；其独特的性能有载波跟踪特性、调制跟踪特性和低门限特性。
8.环路滤波器---即低通滤波器，滤除鉴相器输出电压中的高频分量，起平滑滤波的作用，提高环路的稳定性。
9.压控振荡器---压控振荡器是一个电压-频率变换装置,它的振荡频率应随输入控制电压u c(t)线性地变化。
10.环路的动态方程：pθe(t)=pθ1(t)-K o U d F（p）sinθe(t)11.相平面：将瞬时频差与瞬时相差的关系在平面直角坐标系中所做的图。
相点：是相平面上相轨迹上的一个点，表示环路在某一时刻的状态。
12.如果锁相环路的起始状态处于不稳定平衡点时，环路自身没有能力摆脱这种状态，只有依靠外力（噪声或人为扰动）才能使环路偏离这个状态而进行捕获；所以一旦遇到这种情况就可能出现在不稳定平衡状态的滞留，致使捕获过程延长。
这种现象称为锁相环路的延滞现象。
13.环路固有频差Δωo大于环路增益K，锁相环路处于失锁差拍状态，被控振荡器未被输入信号锁定；但是由于锁相环路的控制作用，使锁相环路的平均频率向输入信号频率方向牵引。
锁相课件
锁相环的工作状态锁相环有两个基本状态，锁定状态和失锁状态。
在锁定和失锁之间有两种动态过程，分别是跟踪过程和捕捉过程。
使用锁相环经常遇到二个问题：(1) 开机后，环路能否进入锁定状态；(2 )环路锁定后能否维持锁定状态。
第一个问题与捕获有关；第二个问题与跟踪（或同步）有关。
锁相环的主要性能指标：同步带、捕捉带、稳态相差1锁定状态在环路刚闭合的瞬间控制电压()0cu t=，V oωω=，控制频差cω∆=，此时ω∆=eω∆(固有频差=瞬时频差)，随着t增加，在环路产生控制电压的作用下，控制频差cω∆↑，瞬时频差()etω∆↓。
环路锁定时具有如下特点(1) 当控制频差cω∆增加到等于固有频差0ω∆时，瞬时频差()0e t ω∆=，此时环路进入锁定状态；(2) 环路处于锁定时，鉴相器输出的电压为直流 (3) 环路处于锁定时, 控制频差等于固有频差时，瞬时相差()e t θ趋向于一个恒定值，满足：lim ()0e t p t θ→∞=。
锁定时的环路方程为：sin ()(0)d V e K K F j θω∞=∆（9.4.27）由式（9.4.27）求得稳态相差为（9.4.28）锁定正是在由稳态相差()e θ∞产生的直流控制电压作用下，强制使VCO 的振荡角频率相对于自由振荡频率0ω发生c ω∆的偏移，变为V ω而与参考输入角频率i ω相等。
即00sin ()(0)V d V e c iK K F j ωωθωωω=+∞=+∆= （9.4.29）（4）(0)F j 为环路锁定时，环路滤波器的时域传输特性。
其中，无源滤波器()01 F j=；无源比例滤波器()01 F j=；有源比例滤波器()0F j=∞。
（5）(0)d VK K K F j∑=为环路锁定时的环路直流总增益。
由()arcsin(0)ed VK K F jωθ∆∞=可知，环路锁定时，输入固有频差ω∆越大，稳态相位误差()eθ∞越大，也就是说，随着ω∆的增加，将VCO的自由振动频率ω调整到等于iω所需的控制电压越大，因而产生cu的()eθ∞也就越大。
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锁相环常见问题解答下载本期常见问题解答（PDF，596KB）•参考晶振有哪些要求？我该如何选择参考源？•请详细解释一下控制时序，电平及要求？•控制多片PLL芯片时，串行控制线是否可以复用？•请简要介绍一下环路滤波器参数的设置？•环路滤波器采用有源滤波器还是无源滤波器？•PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？•如何设置电荷泵的极性？•锁定指示电路如何设计？•PLL对射频输入信号有什么要求？•PLL芯片对电源的要求有哪些？•内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？•锁相环输出的谐波？•锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？•为何我测出的相位噪声性能低于ADISimPLL仿真预期值？•锁相环锁定时间取决于哪些因素？如何加速锁定？•为何我的锁相环在做高低温试验的时候，出现频率失锁？•非跳频（单频）应用中，最高的鉴相频率有什么限制？•频繁地开关锁相环芯片的电源会对锁相环有何影响？•您能控制PLL芯片了么？，R分频和N分频配置好了么？•您的晶振输出功率有多大？VCO的输出功率有多大？•您的PFD鉴相极性是正还是负？•您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？•您的PLL环路带宽和相位裕度有多大？•评价PLL频率合成器噪声性能的依据是什么？•小数分频的锁相环杂散的分布规律是什么？•到底用小数分频好还是整数分频好？•ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？•分频–获得高精度时钟参考源？•PLL，VCO闭环调制，短程无线发射芯片？•PLL，VCO开环调制？•时钟净化----时钟抖动（jitter）更小？•时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求< 2 ppm。
这里给出几种参考的稳定性指标和相位噪声指标。
名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz价格普通晶体振荡器SPXO 1~100 +/-10~+/-100 低压控晶体振荡器VCXO 1~60 +/-1~+/-50温度补偿晶体振荡器TCXO 1-60 +/-0.1~+/-5压控振荡器VCO 宽-110恒温控制晶体振荡器OCXO 10~20 0.0005~0.01 -150, -120@10Hz 非常高频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值为360mV的正弦波。
具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转换速率Slew Rate=dv/dt|max=2*pi*f*Vp。
那么我们来考察功率为-5dBm（50欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us所以，只要REFIN功率满足要求，并且输入信号的转换速率高于22.6V/us ，REFIN可以工作在低于20MHz 的条件下。
具体实现是，一个转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。
总的来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。
在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。
普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
返回顶部问题：请详细解释一下控制时序，电平及要求？答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。
如图1所示。
要注意的是：在ADI的PLL 产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图1 PLL频率合成器的串行控制接口（3 Wire Serial Interface）控制接口由时钟CLOCK，数据DATA，加载使能LE构成。
加载使能LE的下降沿提供起始串行数据的同步。
串行数据先移位到PLL频率合成器的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。
注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3V CMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。
特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
控制信号的产生，可以用MCU，DSP，或者FPGA。
产生的时钟和数据一定要干净，过冲小。
当用FPGA 产生时，要避免竞争和冒险现象，防止产生毛刺。
如果毛刺无法避免，可以在数据线和时钟线上并联一个10~47pF的电容，来吸收这些毛刺。
返回顶部问题：控制多片PLL芯片时，串行控制线是否可以复用？答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。
CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。
多个LE信号也可以共用一个MCU的IO 口，这时需要用CE信号对芯片进行上电和下电的控制。
返回顶部问题：请简要介绍一下环路滤波器参数的设置？答案：ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。
我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。
这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。
计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。
闭环增益的转折频率就是环路带宽。
相位噪声图上，该点对应于相位噪声曲线的转折频率。
如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
返回顶部问题：环路滤波器采用有源滤波器还是无源滤波器？答案：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。
因此在设计中我们尽量选用无源滤波器。
其中三阶无源滤波器是最常用的一种结构。
PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。
如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。
在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：低失调电压（Low Offset Voltage） [通常小于500µV]低偏流（Low Bias Current） [通常小于50pA]如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284,OP249, OP27.返回顶部问题：PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？答案：选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。
选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。
从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。
形成与VCO的输出阻抗匹配。
下图中ABC三点功率关系。
B，C点的功率比A点小6dB。
如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。
如果负载是75欧，那么匹配电路无需改动，ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
ADF4360-7 输出匹配电路返回顶部问题：如何设置电荷泵的极性？答案：在下列情况下，电荷泵的极性为正。
•环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
•环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
•环路滤波器为无源滤波器，VCO的控制灵敏度为负。
•PLL分频应用，滤波器为无源型。
即参考信号直接RF反馈分频输入端，VCO反馈到参考输入的情况。
返回顶部问题：锁定指示电路如何设计？答案：PLL锁定指示分为模拟锁定指示和数字锁定指示两种鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。
数字锁定指示的工作频率范围：通常为5kHz~50MHz。
在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。
在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。
所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。
图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。
我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：参考信号REFIN信号丢失。
当REFIN信号与PLL频合器断开连接时，PLL显然会失锁；然而，ADF41xx 系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。