实验四4位计数器设计

实验四 4 位计数器设计

1.实验目的

学习quartusii 和modelsim的使用方法；

学习原理图和veriloghdl混合输入设计方法；

掌握4 位计数器设计的设计及仿真方法。

2.实验原理

根据下面FPGA内部电路，设计4 位计数器，并在在kx3c10F+开发板上实现该电路，并作仿真。

设计其中的计数器模块CNT4B和数码管译码驱动模块DECL7S的verilogHDL代码，并作出整个系统仿真。

4位计数器模块代码

module CNT4B(out, CLK, RST); Please refer to the

LK(CLK),

.RST(RST),

.out(SYNTHESIZED_WIRE_0));

segled b2v_inst1(

.a(SYNTHESIZED_WIRE_0),

.out1(Q));

endmodule

效果图：

3.实验设备

kx3c10F+开发板，电脑。

4.实验步骤

编译

编译结果如下图所示：

编译解释：

在这个报告中，我们可以看到如下信息：

Total logic elements 11/5136(<1%): 该芯片中共有5136个LE资源，其中的11个在这个工程的这次编译中得到了使用。

Total combinational functions 11/5136(<1%): 该芯片的5136个LE资源中，其中11个用于实现组合逻辑。

Dedicated logic registers 4/5136(0%): 该芯片的5136个LE资源中，其中4个用于实现寄存器，即时序逻辑。

从上述信息中，可以得到组合逻辑与时序逻辑的使用比例——11/4= :1。

综合出来的电路图

电路图解释：

从以上电路图可以看出本电路图主要由计数器（CNT4B）和七段数码管显示程序（segled）组成。从CNT4B的CLK端输入CLK信号，RST为低电平复位信号，本实验是四位二进制计数器可以计数16个，每个CLK上升沿计数一次，其中七段数码管是通过输入的四位二进制数来选择相应的断码进行输出显示。

管脚分配

管脚连接：通过双击Location选择与芯片上相应的引脚进行连接。

仿真

1.测试模块的代码

module test;

reg CLK, RST; LK(CLK),.RST(RST),.Q(Q)); 验体会

通过本次实验我学到了计数器的工作原理，计数器虽然也曾经在数电上学过，但是用Verilog代码编写出来感觉还是很神奇的，而且用代码写出来的计数器简单易理解。由此认识到这门课程进行数字设计非常有效率，所以在今后的学习中一定努力学习，勤学多问。对于这次实验，由于比较简单，所以做的挺顺利的，基本没什么问题。