第四章 触发器的原理及各种触发器的特点 应用

第4章 触发器
图4.18 多路控制公共照明灯电路
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4.4.2 边沿D触发器 1. 逻辑功能 图4.19所示为边沿D触发器的逻辑符号，D为信号输入端， 框内“>”表示动态输入，它表明用时钟脉冲CP上升沿触发， 只有在CP上升沿到达时才有效。它的逻辑功能与同步D触发 器相同，它的特性方程为
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4.3.2 同步 JK 触发器 1. 电路组成 同步JK触发器的电路组成如图4.8所示。
(a) 逻辑电路
(b) 逻辑符号
图4.8 同步JK触发器
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2. 功能分析 按图4.8(a)所示的逻辑电路，同步JK触发器的功能分析如下：
Qn 1 QnQ ，触发器的状态保持不变。 R S 1 ， 当CP 0 时， 当CP 1 时，将 R CP K Qn K Qn ， S CP J Qn J Q 代入Qn1 S RQn , 可得
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4.1
概述
触发器是一种典型的具有双稳态暂时存储功能的器件。 在各种复杂的数字电路中不但需要对二进制信号进行运算， 还需要将这些信号和运算结果保存起来。为此，需要使用 具有记忆功能的基本逻辑单元。能存储一位二进制的基本 单元电路，称为触发器。
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4.2
基本RS触发器
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4. 测试内容 测试电路如图4.5所示，由“与非”门和“或非”门组成基本 RS触发器。
(a) “与非”门构成基本RS触发器 (b) “或非”门构成基本RS触发器 图4.5 测试电路
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4.3 同步触发器
4.3.1 同步RS触发器 1. 电路组成 SD 是 同步RS触发器的电路组成如图4.6所示。图4.6中 R D 、 直接置0、置1端，用来设置触发器的初状态。
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(a) 逻辑电路 图4.15 边沿JK触发器
(b) 逻辑符号
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2. 功能分析 边沿JK触发器电路在工作时，要求其“与非”门G3、G4的 平均延迟时间tpd1比“与或非”门构成的基本触发器的平均延 迟时间tpd2要长，起延时触发作用。
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(1) 在CP=1期间，“与或非”门输出 Qn1 Qn Qn S Qn， S Q3 )，所以触发器的状态保持不 Qn1 Qn Qn R Qn ( R Q4 ， 变。此时“与非”门输出， Q4 KQn ， Q3 J Q n 。 (2) 当CP下降沿到来，即CP=0时，由于tpd1> tpd2，则两个“与或 非”门中的A“与”门和D“与”门结果都为0，此时，“与或非” n1 n n n Q S RQ JQ KQ。 门变为基本RS触发器 (3) CP=0期间，“与非”门G3、G4输出结果Q4=Q3=1，此时触发 器的输出 Qn1 将保持状态不变。 Qn 1 Qn ， (4) CP上升沿到来，CP=1，则“与或非”门恢复正常， Qn1 Qn保持状态不变。
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1. 状态表 n 1 n 如图4.1(a)可知，有 Q S Q ， Qn1 R Q 。 从表4.1中可知，该触发器有置“0”、置“1”功能。R与S均为 低电平有效，可使触发器的输出状态转换为相应的0或1。RS触 发器逻辑符号如图4.1(b)、(c)所示，图中的两个小圆圈表示输入 Q 低电平有效。当R、S均为低电平时有两种情况：当R=S=0， =Q =1，违反了互补关系；当RS由00同时变为11时，则 Q ( Q )输 出不能确定。
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4. 波形图 如图4.4所示，画图时应根据功能表来确定各个时间段 Q 与 Q 的状态
图4.4 波形
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综上所述，基本RS触发器具有以下特点：
(1)它具有两个稳定状态，分别为“1”和“0”，称双稳态触 发器。 R (2) 给R和S 端同时加负脉冲，在负脉冲存在期间，由于 S 、 端均为低电平，因此门1和门2输出 Q 和Q 均为高电平；在负脉 冲同时消失(即S 、R 同时恢复高电平)后，触发器的新态是“0” 还是“1”，与门1、门2翻转快慢有关，逻辑状态不能确定， 因此这种情况应该避免。 (3)“与非”门构成的基本RS触发器的功能，可简化为表4.2 所示的基本RS触发器功能表。
Qn1 S RQn J Qn K QnQn J Qn KQn
即同步JK触发器的特征方程为
Qn1 JQn KQn
(4-3)
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在同步触发器功能表基础上，得到JK触发器的状态如 图4.9所示。 功能表如表4.6所示。
图4.9 状态图
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【例4-1】图4.17所示为集成JK触发器74LS112的CP、D、 S D和 R D 的输入波形，试画出它的输出端Q的波形。设触发器的初始状 态Q=0。 解：
图4.17 例4-1图
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3) 74LS112的应用实例 S0～ Sn 图4.18所示为74LS112构成的多路公共照明控制电路， 为安装在不同处的按钮开关，不同的地方都能独立控制路灯的 亮和灭。
(5) 置1。取 RD SD 1 ，如 J 1 ， K 0 ，在CP下降沿到来时，触 Q n 1 1 。 发器翻转到1状态，即置1，
(6) 计数。取RD SD 1，如 J K 1 时，则每输入1个CP的下降 沿，触发器的状态变化一次， Qn1 Qn ，这种情况常用来计数。
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2. 特性方程 根据表4.1画出卡诺图如图4.2所示，化简得
(4-1)
R S 1
(约束条件)
图4.2 卡诺图
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3. 状态转换图 如图4.3所示，图中圆圈表示状态的个数，箭头表示状态 转换的方向，箭头线上的标注表示状态转换的条件。
图4.3 状态转换图
4.2.1 电路组成 基本RS触发器是一种最简单的触发器，是构成各种触 发器的基础。它由两个“与非”门或者“或非”门相互耦 合连接而成，如图4.1所示，有两个输入端R和S；R为复位 端，当R有效时，Q变为0，故称R为置“0”端；S为置位端， 当S有效时，Q变为1，称S为置“1”端；还有两个互补输出 端 Q和 Q。
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从表4.6中可知： Qn1 J Qn KQ，触发器置“0”。 K 1 时， (1) 当 J 0， n Qn1 J Qn KQ，触发器置“ K 0 时， (2) 当 J 1 ， 1”。 Qn 1 Qn ，触发器保持原状态不变。 (3) 当 J 0 ，K 0 时， Qn1 Qn ，触发器和原来的状态相反，称 (4) 当 J 1 ，K 1 时， 翻转或称计数。
SD 0 时，触发器置1，它也与时钟脉冲 (2) 异步置1。当 RD 1 ， CP及J、K的输入信号无关。
(3) 保持。取RD SD 1 ，如 J K 0 时，触发器保持原来的状 态不变。即使在CP下降沿到来时，电路状态也不会改变 。
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(4) 置0。取 RD SD 1 ，如 J 0 ， K 1 ，在CP下降沿到来时， 触发器翻转到0状态，即置0，Qn1 0 。
图4.14 同步D触发器的“空翻”波形
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4.4
边沿触发器
边沿触发器只有在时钟脉冲CP上升沿或下降沿到来时刻 接收输入信号，这时电路才会根据输入信号改变状态，而在 其他时间内，电路的状态不会发生变化，从而提高了触发器 的工作可靠性和抗干扰能力，它没有“空翻”现象。 4.4.1 边沿JK触发器 1. 电路组成 边沿JK触发器的逻辑电路和逻辑符号如图4.15所示。
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计数就是每输入一个时钟脉冲CP，触发器的状态变化一次， 电路处于计数状态，触发器状态翻转的次数与CP脉冲输入的个 数相等，以翻转的次数记录CP的个数。波形如图4.10所示。
图4.10 J=K=1波形
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4.3.3 同步D触发器 1. 电路结构 为了避免同步RS触发器同时出现R和S都为1的情况， 可在R和S之间接入非门，这种单输入的触发器称为D触发 器，如图4.11所示。 2. 功能分析 在CP=0时， Qn 1 Qn ，触发器的状态保持不变。 D =0，触发器翻转到1状态，即Q n 1 1， 在CP=1时，如D=1时， 如 D 0 时，D 1 ，触发器翻转到0状态，即 Qn1 0 。由此 列出同步D触发器的特性表如表4.7所示。
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由上述分析得出此触发器是在CP脉冲下降沿按 Qn1 JQn KQn 特征方程式进行状态转换，故此触发器为下降沿触发的边沿 触发器。其状态表、状态图与同步JK触发器相同，只是逻辑 符号和时序图不同。图4.15(b)所示为下降沿触发的JK触发 器的逻辑符号。
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3. 集成JK触发器 1) 74LS112的管脚排列和逻辑符号 74LS112为双下降沿JK触发器，其管脚排列及逻辑 符号如图4.16所示。
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(a) 逻辑电路
(b) 逻辑符号
图4.11 同步D触发器和逻辑符号
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由功能表得出同步D触发器的逻辑功能如下：当CP由0变为1 时，触发器的状态翻转到和D的状态相同；当CP由1变为0时，触 发器保持原状态不变。
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根据表画出D触发器 Qn1 的卡诺图，如图4.12所示。 由该图可得
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(a) 逻辑电路 图4.6 同步RS触发器
(b) 逻辑符号
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2. 功能分析 同步RS触发器的逻辑电路图和逻辑符号如图4.6所示。当 CP =0, R S 1 时，Q与 Q 保持不变；当 CP 1 ， R R CP ， S S CP 代入基本RS触发器的特征方程得：
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(a) 逻辑图
(b) 逻辑符号 图4.1 基本RS触发器
(c) 逻辑符号
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4.2.2 功能分析 Qn为触发器的原状态(初态)， 触发器有两个稳定状态。 即触发信号输入前的状态；Qn1 为触发器的现态(次态)，即 触发信号输入后的状态。 其功能用状态表、特征方程式、 逻辑符号图以及状态转换图、波形图描述。
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4.2.3
课题与实训：基本RS触发器功能测试
1. 实训任务 (1) “与非”门组成基本RS触发器功能测试。 (2) “或非”门组成基本RS触发器功能测试。 2. 实训要求 (1) 掌握由“与非”门、“或非”门组成基本RS触发器的逻辑功 能。 (2) 按照测试要求如表4.3、表4.4所示完成测试内容。 3. 实训设备及元器件 (1) 数字电子技术学习机。 (2) CD4011、CD4001。
(a) 管脚排列 图4.16 74LS112管脚排列
(b) 逻辑符号
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2) 逻辑功能 74LS112芯片由两个独立的下降沿触发的边沿JK触发器组 成，表4.8所示为其功能表，由该表可以看出74LS112有以下 主要功能。
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(1) 异步置0。当 RD 0 ， SD 1 时，触发器置0，它与时钟脉冲CP 及J、K的输入信号无关。
Qn1 D
(4-4)
图4.12 同步D触发器的卡诺图
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由功能表得出D触发器的状态转换图如图4.13所示。
图4.13 同步D触发器的状态转换图
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3. 同步触发器的“空翻” 在CP为高电平1期间，如同步触发器的输入信号发生多次 变化时，其输出状态也会相应发生多次变化，这种现象称为触 发器的“空翻”。图4.14所示为同步触发器的“空翻”波形。
Qn1 S RQ
RS 0 (约束条件)
(4-2)
功能表及状态图如表4.5和图4.7所示。
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图 4.7 状态图
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同步RS触发器的CP 、R 、S 均为高电平有效，触发器状态 才能改变。与基本RS触发器相比，对触发器增加了时间控制， 但其输出的不定状态直接影响触发器的工作质量。