锁相技术

<<频率合成技术>>报告
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报告要求:
1、锁相技术的发展历史
2、频率合成技术的应用
3、设计锁相电路
一、锁相技术的发展历史
频率源是现代电子系统的重要组成部分，被称为许多电子系统的“心脏”。

在通信、雷达和导航等设备中，它既是发射机的激励信号源，又是接收机的本地振荡器；在电子对抗设备中，它可以作为干扰信号发生器；在测试设备中，它可以作为标准信号源。

随着现代电工电子技术的不断发展，人们对频率源的要求越来越高。

性能卓越的频率源均通过频率合成技术来实现。

频率合成技术，就是将一个(或多个)基准频率变换成一个(或多个)合乎质量要求的所需频率的技术。

频率合成技术的理论形成于二十世纪三十年代左右，到现在大概经历了三代的发展过程。

1、第一代一直接模拟频率合成(DAFS)技术
直接模拟频率合成(Direct Analog Frequency Synthesis)技术是一种早期的频率合成技术，原理简单，易于实现。

它由模拟振荡器产生参考频率源，再经谐波发生器产生一系列谐波，然后经混频、分频和滤波等处理产生大量的离散频率。

根据所使用的参考频率的数目不同可分为非相关合成方法和相关合成方法两种类型。

非相关合成方法使用多个晶体参考频率源，所需的各种频率分别由这些参考源提供。

它的缺点在于制作具有相同频率稳定性和精度的多个晶体参考频率源既复杂又困难，而且成本很高。

相关合成方法只是用一个晶体参考频率源，所需的各种频率都由它经过分频、混频和倍频后得到，因而合成器输出频率的稳定性和精度与参考源一样。

直接模拟频率合成方法的优点是频率转换时间短、相位噪声低，但由于采用大量的混频、分频、倍频和滤波等模拟硬件设备，使频率合成器的体积大、成本高、结构复杂、容易产生杂散分量，大多数硬件的非线性影响难于抑制。

2、第二代——基于锁相环(PLL)的间接频率合成技术
锁相环是间接频率合成技术中的一个关键部分，它是一个负反馈环路，是一个实现相位自动锁定的控制系统，其输出信号与参考信号相位同步，简称
PLL(Phase Locked Loop)。

锁相环主要由鉴相器、低通滤波器和压控振荡器三部分组成。

鉴相器通过比较压控振荡器的输出信号和参考信号从而产生相位控制信号。

相位控制信号通过低通滤波器后直接控制压控振荡器的输出。

当输出信号与参考信号相位一致时，锁相环输出信号锁定参考信号，环路进入“锁定”状态，此时输出信号取得和参考信号一致的频率和相位。

当环路已经处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。

基于锁相环的间接频率合成技术，又称为锁相式频率合成技术，是在四十年代初根据控制理论的线性伺服环路发展起来的，它利用锁相技术实现频率的加、减、乘、除，即把一个或多个基准频率源，通过谐波发生器、混频和分频等一系列非线性器件，产生大量的谐波或组合频率，然后用锁相环把压控振荡器的频率锁定在某一组合频率上，由压控振荡器间接产生所需要的频率输出。

3、第三代频率合成技术
为了取得更快的频率转换速度，随着数字技术的发展，十九世纪七十年代出现了直接数字频率合成(Direct Digital Frequency Synthesis)技术，导致了第二次频率合成技术的飞跃，称之为第三代频率合成技术。

第三代频率合成技术包括直接数字频率合成技术和DDFS 技术与锁相环(PLL)技术相结合的混合式频率合成技术。

第三代频率合成技术包括：直接数字频率合成(DDFS)技术，DDFS ／PLL 混合式频率合成技术。

总的来说 频率合成器是电子系统的关键设备，频率合成技术经历了三代的发展过程，并朝着数字程控化、集成小型化和频率范围的宽带化、频率间隔的细微化、频率转换的高速化的方向发展。

目前，第一代技术已经很少使用，第二代技术发展比较成熟并在实际中被广泛应用，以DDFS 和DDFS ／PLL 为代表的第三代技术，代表着频率合成技术的发展方向，随着数字技术的不断进步，正逐渐取代第二代技术，将成为应用最广泛的主流频率合成技术。

二、频率合成技术的应用
频率合成技术有如下几个应用 1
当环路锁定时，鉴相器两输入信号频率相等。

当环路锁定时：
式中N 为倍频器的倍频次数。

3、锁相混频器
N
N i
o o i ωωωω=⇒=
设混频器的本振信号频率为ωL ，在ωL>ωo 时混频器的输出频率为（ωL-ωo ），
经差频放大器后加到鉴相器上。

当环路锁定时
4、锁相环调频电路 普通的直接调频电路中，振荡器的中心频率稳定度较差，而锁相调频电路能得到中心频率稳定度很高的调频信号,锁相环调频电路如下图所示。

环路滤波器的带
宽必须很窄，截至频率应小于调制信号的频率。

调制信号作为VCO 控制电压的一部分使其频率产生相应的变化，由此在输出端得到已调频信号。

当调制信号为锯齿波时，可输出扫频信号。

当调制信号为数字脉冲时，可产生移频键控调制（
FSK 信号）
5
如果将环路的频带设计的足够宽，使环路捕捉带大于调频波的最大频偏，利用锁相环的跟踪特性，可以使VCO 的振荡频率跟踪输入调频波的瞬时频率。

如果VCO 的电压-频率特性是线形的，则加到VCO 的控制电压的变化规律必与调频波的瞬时频率变化规律相同，因此在LF 的输出端可获得不失真的解调输出。

调频波锁相解调的优点是解调门限值比普通鉴相器低4—5dB 。

)()(i L o o L i ωωωωωω-=⇒-= fΩ(t)调制信号
三、设计锁相电路
如下图所示，用PLLSim设计的锁相环电路，及一些参数图。

PLL Chip is ADF4118
VCO is custom
Reference is custom
Loop Filter designed at a VCO frequency of 114.02MHz with a Kv of 12.0MHz/V
Frequency Domain Analysis of PLL
Analysis at PLL output frequency of 114.025MHz
Phase Noise Table
Freq Total VCO Ref Chip Filter 100 -97.59 -- -- -97.81 -110.7 1.00k -90.08 -- -- -95.73 -91.46 10.0k -106.4 -- -- -114.5 -107.1 100k -146.1 -- -- -154.3 -146.8 1.00M -186.1 -- -- -194.3 -186.8
Reference Spurious
Noise and Jitter Calculations include the first 10 ref spurs
First three spurs: -300 dBc -300 dBc -300 dBc
Fractional-N Spur Estimate (worst case)
Phase jitter using brick wall filter
from 10.0kHz to 100kHz
Phase Jitter 0.02 degrees rms
ACP - Channel 1
Channel 1 is centred 25.0kHz from carrier with bandwidth 15.0kHz Power in channel = -79.0dBc
---- End of Frequency Domain Results ----
Transient Analysis of PLL
Frequency change from 100MHz to 130MHz
Simulation run for 2.14ms
Frequency Locking
Time to lock to 1.00kHz is 1.26ms
Time to lock to 10.0 Hz is 1.76ms
Phase Locking (VCO Output Phase)
Time to lock to 10.0 deg is 1.25ms
Time to lock to 1.00 deg is 1.53ms
Lock Detect Threshold
Lock Detect output did not pass 2.50 V。