数电第五章锁存器与触发器
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锁存器和触发器 数字电路知识点汇总
第5章 锁存器和触发器一、触发器分类：基本R-S 触发器、同步RS 触发器、同步Ｄ触发器、 主从R-S 触发器、主从JK 触发器、边沿触发器{上升沿触发器（Ｄ触发器、JK 触发器）、下降沿触发器（Ｄ触发器、JK 触发器） 二、触发器逻辑功能的表示方法触发器逻辑功能的表示方法，常用的有特性表、卡诺图、特性方程、状态图及时序图。
对于第5章 表示逻辑功能常用方法有特性表，特性方程及时序图 对于第6章 上述5种方法其本用到。
三、各种触发器的逻辑符号、功能及特性方程 1.基本R-S 触发器 逻辑符号 逻辑功能特性方程：若0,1==S R ，则01=+n Qnn Q R S Q+=+1若0,0==S R ，则11=+n Q0=⋅S R （约束条件） 若0,1==S R ，则n n Q Q =+1若1,1==S R ，则Q Q =＝1（不允许出现）2.同步RS 触发器n n Q R S Q +=+1（CP ＝1期间有效） 若0,1==S R ，则01=+n Q0=⋅S R （约束条件） 若0,0==S R ，则11=+n Q若0,1==S R ，则n n Q Q =+1 若1,1==S R ，则Q Q =＝1处于不稳定状态3.同步Ｄ触发器 特性方程D Qn =+1(CP=1期间有效)4.主从R-S 触发器特性方程n n Q R S Q +=+1(作用后)0=⋅S R 约束条件逻辑功能若0,1==S R ，CP 作用后，01=+n Q 若1,0==S R ，CP 作用后，11=+n Q 若0,0==S R ，CP 作用后，n n Q Q =+1 若1,1==S R ，CP 作用后，处于不稳定状态Note: CP 作用后指ＣＰ由0变为1，再由1变为0时 5.主从JK 触发器特性方程为：n n n Q K Q J Q +=+1(CP 作用后)逻辑功能若0,1==K J ，CP 作用后，11=+n Q 若1,0==K J ，CP 作用后，01=+n Q 若0,1==K J ，CP 作用后，n n Q Q =+1(保持) 若1,1==K J ，CP 作用后，n n Q Q =+1(翻转) 7. 边沿触发器边沿触发器指触发器状态发生翻转在CP 产生跳变时刻发生， 边沿触发器分为：上升沿触发和下降沿触发1）边沿Ｄ触发器 ①上升沿Ｄ触发器其特性方程D Q n =+1(CP 上升沿到来时有效) ②下降沿Ｄ触发器其特性方程D Qn =+1(CP 下降沿到来时有效)2）边沿JK 触发器①上升沿JK 触发器其特性方程n n n Q K Q J Q +=+1 (CP 上升沿到来时有效) ②下降沿JK 触发器 其特性方程nnn Q K Q J Q +=+1(CP 下降沿到来时有效)3）Ｔ触发器 ①上升沿Ｔ触发器其特性方程n n Q T Q ⊕=+1(CP 上升沿到来时有效) ②下降沿Ｔ触发器其特性方程:n n Q T Q ⊕=+1(CP 下降沿到来时有效)端波形，设触发器初始状态为0.由于所用触发器为下降沿触发的Ｄ触发器，其特性方程为D Q n =+1＝n Q (CP 下降沿到来时) Ｂ=CP ＝n Q A ⊕1t 时刻之前 1=n Q ，n Q ＝0，Ａ＝0CP=B=0⊕0=01t 时刻到来时 0=n Q ，Ａ＝1CP=B=1⊕0=1 0=n Q 不变2t 时刻到来时 Ａ＝0，0=n Q ，故B=CP=0，当CP 由1变为0时，=+1n Q n Q ＝0＝1当=+1n Q 1，而A=0⇒CP=13t 时刻到来时，A=1，1=n Q ⇒CP=A ⊕n Q =0当CP ＝0时，=+1n Q n Q ＝0当01=+n Q 时，由于A=1，故CP= A ⊕n Q =1图Ａ 图Ｂ若电路如图C 所示，设触发器初始状态为0，C 的波形如图D 所示,试画出Ｑ及Ｂ端的波形当特性方程D Q n =+1＝n Q （CP 下降沿有效）1t 时刻之前，A=0, Q=0, CP=B=1=⊗n Q A1t 时刻到来时 Ａ＝1， 0=n Q 故CP=B=001=⊗=⊗n Q A当CP 由1变为0时，=+1n Q n Q ＝1当n Q ＝1时，由于A=1,故CP ＝11⊗，n Q 不变2t 时刻到来时， Ａ＝0，n Q ＝1，故CP=B=01=⊗A此时，CP 由1变为0时，=+1n Q n Q ＝0 当n Q ＝0时，由于Ａ＝0故CP=0⊗0=13t 时刻到来时，由于A=1，而n Q ＝0，故CP ＝0=⊗n Q AB当CP 由1变为0时，=+1n Q n Q ＝1当Ｑ＝1时，由于Ａ＝1，故ＣＰ＝Ｂ＝111=⊗图C 图D例：试写出如图示电路的特性方程，并画出如图示给定信号CP 、Ａ、Ｂ作用下Ｑ端的波形，设触发器的初始状态为0.解：由题意该触发器为下降沿触发器JK 触发器其特性方程n n n Q K Q J Q +=+1（CP 下降沿到来时有效）其中B A J ⋅= B A K +=由JK 触发器功能： J=1, K=0 CP 作用后=+1n Q1J=0, K=0 CP 作用后=+1nQ 0 J=0, K=0 CP 作用后=+1n Q n Q J=1, K=1 CP 作用后=+1n Q n Q。
数电第05章锁存器和触发器(康华光)PPT课件
D Qn Qn+1 功能 0 0 0 置0 01 0
1 1
0 1
1 置1 1
简化的功能表
D
Qn+1
00
11
（1-30）
②逻辑式
Q n+1 = D
③状态转换图
D=0
D=1
0
1
D=1
2021/3/12
D=0
D Qn Qn+1 功能
0 0
0 1
0 0
置0
1 1
0 1
1 1
置1
④驱动表
Qn →Qn+1
00 01 10 11
基本R-S触发器 SD
Q & G1
导引电路
反 馈
—
Q,Q
为输出端
线
D为输入端
CP为时钟脉冲控制端
—
RD
,2—0S21D/3/分12 别为直接置0,1端
& G3 & G5
Q
& G2 RD
& G4 CP
& G6
D
（1-39）
2.逻辑功能 (1)D＝0
当CP＝0时
触发器状态不变
Q0
& G1
SD
1
1Q
& G2 10 RD
000 0 0 0 000 0 1 1
条件：SR＝0
000 1 0 0 000 1 1 0
注意：CP=1期间Qn+1随Qn、 S、R的变化按真值表变化。 CP=0时Qn+1维持原态。
001 0 0 001 0 1
001 1 0 001 1 1
1 1
不 定
R=S=1,CP=1时: Q= —Q= 0
数字逻辑设计课件 第5章锁存器与触发器
RS触发器 D触发器 JK触发器 T触发器 T'触发器
电路结构
基本RS结构 同步RS结构
主从结构 维持阻塞结构
边沿结构
触发方式
电平触发 脉冲触发 边沿触发
触发器作为一个独立的功能模块，使用者主要关注 触发器的逻辑功能和触发方式。
二、锁存器与触发器的区别
二者的触发方式不同
锁存器采用电平触发方式。 触发器采用脉冲触发方式和边沿触发方式。
逻辑符号
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
基本RS锁存器的状态表
1. D触发器转换为JK触发器
D触发器的特性方程：
JK触发器的特性方程：
Q n1 D
Q n1 J Q n K Q n
令： D J Q n K Q n
Q
Q
CP
J
DQ
Q
K
2. D触发器转换为T和T′ 触发器
D触发器的特性方程： Q n1 D
T触发器的特性方程： Q n1 T Q n T Q n T Q n
"1"
TQ CP
Q
Q1 CP
D Q Q2 CP
Q
Q1
“0” JQ
Q3
J Q Q4 Q2
CP
CP
Q3
KQ
"1" K Q
Q4
（2）特性方程 描述锁存器逻辑功能的函数表达式称为特性方程，
又称状态方程或次态方程。 次态Qn来自1的卡诺图Qn基本RS锁存器的特性方程
电路结构
基本RS结构 同步RS结构
主从结构 维持阻塞结构
边沿结构
触发方式
电平触发 脉冲触发 边沿触发
触发器作为一个独立的功能模块，使用者主要关注 触发器的逻辑功能和触发方式。
二、锁存器与触发器的区别
二者的触发方式不同
锁存器采用电平触发方式。 触发器采用脉冲触发方式和边沿触发方式。
逻辑符号
约束条件当：有R效信S号撤1消时，即 R S 1 ，
Q 1,Q 1 的状态不能自行保持，称为无效态。
2. 基本RS锁存器的功能描述 （1）状态转移真值表
将锁存器的次态Qn+1与现态Qn，以及输入信号之间 的逻辑关系用表格的形式表示出来，称为状态转移真值表， 简称状态表。
基本RS锁存器的状态表
1. D触发器转换为JK触发器
D触发器的特性方程：
JK触发器的特性方程：
Q n1 D
Q n1 J Q n K Q n
令： D J Q n K Q n
Q
Q
CP
J
DQ
Q
K
2. D触发器转换为T和T′ 触发器
D触发器的特性方程： Q n1 D
T触发器的特性方程： Q n1 T Q n T Q n T Q n
"1"
TQ CP
Q
Q1 CP
D Q Q2 CP
Q
Q1
“0” JQ
Q3
J Q Q4 Q2
CP
CP
Q3
KQ
"1" K Q
Q4
（2）特性方程 描述锁存器逻辑功能的函数表达式称为特性方程，
又称状态方程或次态方程。 次态Qn来自1的卡诺图Qn基本RS锁存器的特性方程
第5章 锁存器和触发器 电力数电教学课件
● 输入信号J、K之间没有约束条件。
●但存在一次变化问题。（即主触发器在CP＝1期间其状 态能且只能变化一次，这种变化可以是J、K变化引起， 也可以是干扰脉冲引起，因此其抗干扰能力尚需进一 步提高。）
2020/10/29
⑦集成主从JK触发器
低电平有效 KK1K2K3
1K 1Q 1Q GND 2K 2Q 2Q 2J VCC SD RD K3 K2 K1 Q
2020/10/29
3.特性方程（5.3.7）
根据D触发器的特性方程（5.3.1），由图可得:
Q
Q
D J Q n KQ n
&
&
&
&
1
&
&
1
2020/10/29
表5.2.1 与非门组成的基本S R 锁存器的功能表
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
▲基本 SR 锁存器 功能简化表示
RD SD 00
Qn+1 不定
1 0 0 1 触发器置 1
01
0
1011
10
1
1 1
2020/10/29
怎样得到该方程？
Qn1 S RQn RS 0
CP=1期间有效 即电平触发
④
（1）时钟电平控制。在CP＝1期间接 收输入信号，CP＝0时状态保持不变，
主 与基本SR锁存器相比，对锁存器状态的
要 转变增加了时间控制。
特 （2）R、S之间有约束。不能允许出现
点
R和S同时为1的情况，否则会使锁存器 处于不确定的状态。
●但存在一次变化问题。（即主触发器在CP＝1期间其状 态能且只能变化一次，这种变化可以是J、K变化引起， 也可以是干扰脉冲引起，因此其抗干扰能力尚需进一 步提高。）
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⑦集成主从JK触发器
低电平有效 KK1K2K3
1K 1Q 1Q GND 2K 2Q 2Q 2J VCC SD RD K3 K2 K1 Q
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3.特性方程（5.3.7）
根据D触发器的特性方程（5.3.1），由图可得:
Q
Q
D J Q n KQ n
&
&
&
&
1
&
&
1
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表5.2.1 与非门组成的基本S R 锁存器的功能表
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
▲基本 SR 锁存器 功能简化表示
RD SD 00
Qn+1 不定
1 0 0 1 触发器置 1
01
0
1011
10
1
1 1
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怎样得到该方程？
Qn1 S RQn RS 0
CP=1期间有效 即电平触发
④
（1）时钟电平控制。在CP＝1期间接 收输入信号，CP＝0时状态保持不变，
主 与基本SR锁存器相比，对锁存器状态的
要 转变增加了时间控制。
特 （2）R、S之间有约束。不能允许出现
点
R和S同时为1的情况，否则会使锁存器 处于不确定的状态。
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
第五章 锁存器和触发器
28
T触发器
电路结构：在JK触发器中，若令：T=J=K，即将J和K连在一 起，就构成了所谓的T触发器。
特征方程： Qn1 T Qn TQn
功能表
T Qn
{ 或：
Qn1 Qn Qn
T=1 T=0
CP T Qn
↓L L ↓L H ↓HL ↓HH H X Qn
Qn+1 /Qn+1
LH HL HL LH Qn /Qn
D
Q1=0
th
D
tsu
CP
Q
tCPLH
24
/Q
tCPHL
触发器的几个重要参数
• Tsu建立时间，输入信号必须在时钟信号的 沿到来之前保持一定的时间不变。
• Th保持时间，输入信号必须在沿到来之后 保持一定的时间，使得触发器的输出达到 稳定。
• Tp传输延时，包括LH延时和HL延时 • 最高始终频率f，因为有建立时间、保持时
15
触发器的工作原理
16
主从触发器
CP=0，主锁存器
工作
D
CP=1，从锁存器 工作
C
主锁存器
TG1
G1
TG
Q’#
C#
TG2
C#
C
Q的输出只和CP信 号由0变到1瞬间D 的状态有关
CP
Q’ G2
C# C
TG TG
从锁存器
C#
Q#
TG3
G3
TG
Q
C
TG4
C
C#
G4 17
D触发器： 触发器的状态仅取决于CP信号上升 沿到达前瞬间的D信号
I. 触发器的脉冲工作特性 II. 集成触发器的主要参数
1. 直流参数(DC Character) 2. 开关参数( AC Character)
数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
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04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
第五章 锁存器和触发器
Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
数电-05 锁存器和触发器-计科
1RBiblioteka 11 0S 置1
R=1，S=0： Q =1 = 0 ， ： ,Q 此时， 的低电平撤消， 此时，若S的低电平撤消， 的低电平撤消 即S从0→1， 从 ， 但因 Q = 0封锁G2所以 封锁 Q=1保持 有记忆功能。 保持→ 有记忆功能。 保持
*
10
0 1 0 1
1 0 1 0 &
1
1 &
G1
4、波形图 、
Qn ：原状态或现态 Qn+1：新状态或次态
RS同时 同时 变为1 由0变为 变为 时状态不 定
初态 Q=0 不同，锁存器的状态同R！ S R 不同，锁存器的状态同 ！
12
约束条件： 不能同时为0) 约束条件：R+S=1(不能同时为 不能同时为
5、由或非门组成的基本 锁存器 、 或非门组成的基本RS锁存器 组成的基本 (1)电路组成 电路组成
CP
*
4
三、锁存器和触发器逻辑功能描述方法
1、特性表(真值表、功能表 、特性表 真值表 功能表) 真值表、 与组合逻辑电路不同点：变量中含电路的现态。 与组合逻辑电路不同点：变量中含电路的现态。 2、特性方程 、 描述电路的次态与现态及输入之间的关系式。 描述电路的次态与现态及输入之间的关系式。 次态 之间的关系式 现态：输入信号作用前的状态，用Qn表示。 表示。 现态：输入信号作用前的状态， 作用前的状态 次态：输入信号作用后的状态， 作用后的状态 表示。 次态：输入信号作用后的状态，用Qn+1表示。 3、波形图(时序图 ： 、波形图 时序图 时序图)： 直观描述输入信号 时钟信号、 输入信号、 直观描述输入信号、时钟信号、输出信号及电路 状态转换与时间对应关系的图形 对应关系的图形。 状态转换与时间对应关系的图形。 4、状态图：描述锁存器和触发器的次态与输入、现 、状态图：描述锁存器和触发器的次态与输入、 次态与输入 关系的图形。 态关系的图形。
数字电路第5章 锁存器和触发器
输出变为：Q 0 Q 1
2、工作原理
输入RD=1, SD=0时
置“1‖ ！ 若原状态： Q 1 Q 0 0 1 Q Q 0 1 & & b a
1
RD
若原状态：Q 0 Q 1 1 0 Q Q 1 0 & & b a
1
RD
1
0 SD 0
1
0 SD 0
输出变为：Q 1 Q 0
Rd
R CP S
CP
2、工作原理 Q Q
G1 Sd
G3 G5
G2
F从
Rd
G4 G6
CP＝1时：主触发器打 开，从触发器封锁 。输 入端R、S的状态存入主 触发器中。 CP＝0时：主触发器封 锁，从触发器打开 。 主触发器的状态转移到 从触发器中。
G7 S
F主
G8 R
G9
Q
n 1 m
S RQ
3、逻辑功能及描述
（1）特性表（状态表）
RDSD Qn Qn+1 功能说明 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 d d 0 0 1 1 0 1
不定 置0态
RD 1 0 1 0
SD Q Q 1 保持原状态 1 置0态 0 置1态 0 不定状态
在任一时刻，触发器只处于一种稳定状态，当接到触 发脉冲时，才由一种稳定状态翻转到另一稳定状态。 形象地说， 它具有“一触即发”的功能。
触发器的特点：有记忆功能的逻辑部件。输出状态不只与
当前的输入有关，还与原来的输出状态有关。
触发器的分类：
按功能分：有R-S触发器、D型触发器、JK触发器、T触发 器、T'触发器等； 按结构分：有基本触发方式、同步触发器、主从触发方式、 维持阻塞触发器和边沿触发方式 。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。
（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。
第五章 锁存器和触发器(b)
TG2
C
G1 1
Q
1 G3 1 C G4 G2 1
Q C
2
1 G2
Q
1 G2
Q
E
(c) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 C
Q
D E Q
Q
E
G3 1
C
G4 G2 1 C
Q
3. D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。
具有直接置1、直接置0，正边沿触发的D功能触发器
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置0维持线 CP信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
G3 Q3 R &
&
C G6
Q
D
& G4
Q4
2、工作原理
CP = 0
G1 & 1
Q1 D Q21 S G5 &
0
0 0
电路结构图
0
0 1
RD 0 0 0
SD 0 0 1
Qn 0 1 0
Qn+1 0 1 1
1 1 0
电路结构图
0
1 1
RD 0 0 0 0
SD 0 0 1 1
Qn 0 1 0 1
Qn+1 0 1 1 1
1
0 0
电路结构图
1
0 0
RD 0 0 0 0 1
SD 0 0 1 1 0
第5章 锁存器和触发器(h)
R
CP
输入端
直接清零端、置位端的处理：
平时常 为 1 RD
Q
&
Q &
平时常 为 1
SD
&
直接清零端
&
直接置位端
R
CP
S
CP=0时
Q
Q
CP=1时
Q
Q
& a
1
RD
& b
1
& a
1
RD
& b
1
R
S
SD
1 & c
R
1 & d
CP
S
SD
& c
R
& d
CP 1
S
0 锁存器保持原态
CP 0 1
R × 0 0 0 0 1 1 1 1
时序电路基本逻辑单元——锁存器和触发器 锁存器和触发器具有以下的特点： 1.具有能够自行保持的稳态：“1”态和“0”态， 即具有双稳态特性。 2.在一定的条件下，能够从一个稳态跳变为另一 个稳态， 3.在条件消失后，能自行保持新的状态，即将新 的信息记忆下来。 锁存器和触发器的动作特点区别： 锁存器——对输入脉冲的电平敏感 触发器——对输入脉冲的边沿敏感
Q和Q : Q 0, Q 1 : 0态 Q 1, Q 0 : 1态
两个互补的输出：
二、逻辑功能描述
1. 基本RS触发器的特性表 (characteristic table )
R
S
2. 特性方程
Q
n 1
S R Q
n
R S 1
Qn Qn+1 0 1 0 1 0 1 0 0 0 1 0 0 1 1 1 1 3. 状态图 S=1 R=1 S=0 R= 0 S=0 R=1
数电第五章触发器
例5.3.1 对于同步SR触发器，电路、时钟及输入端波形如图 5.3.3所示，若Q ＝0 ，试画出Q和 Q 的波形 。 5.3 电平触发的触发器 解：输出波形如图5.3.3所示 图5.3.3
5.3 电平触发的触发器
例5.3.2电路如图5.3.4所示，已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
注：在有些集成触发器中， 输入端J和K不止一个，这 些输入端是与的关系。如图 5.4.6为其逻辑符号图。
分两步动作：第一步在CLK ＝1时，主触发器受输入信 号控制，从触发器保持原态； 第二步在CLK 到达后，从 触发器按主触发器状态翻转， 故触发器输出状态只能改变 一次；
主从JK触发器在CLK＝1期 间，主触发器只可能翻转一 次，因为收到反馈回来的输 出端的影响，故在CLK＝1 期间若输入发生变化时，要 找出CLK 来到前的Q 状 态，决定Q*
点 ， 在 基
、 逻 辑 功
， 介 绍 触
SR
分 －
各 类 触 发
的触的本
描发功章
述电能重
等平表点 。、、是
状逻各 态辑触 方符发 程号器
、
本章的内容
1
概述
2
SR锁存器
3
电平触发的触发器
4
脉冲触发的触发器
5
边沿触发的触发器
6
五． 触发器的逻辑
功能及其描述
方法 5.7 触发器的
动态特性
1.触发器：
1 1 1 1 1*
5.3 电平触发的触发器
在某些应用场合，有时需要在时钟CLK到来之前，先将
触发器预置成制定状态，故实际的同步SR触发器设置了异步
置位端S D和异步复位端R D，其电路及图形符号如图5.3.2
数字电子技术基础PPT第5章 锁存器与触发器
驱动信号：加在锁存器或触发器输入端，使其输出状态改变的信号，又称 激励信号。为叙述方便，有时也简称输入信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
初态：常用Qn或Q表示，指触发器原有的状态，又称现态。
新状态：常用Qn+1或Q*表示，指由驱动信号与现态Qn共同决定的触发器的 新状态，又称次态。
若通过输入端加入驱动信号使锁存器或触发器的新状态为1，则可以说存储 了1；若通过输入端加入驱动信号使锁存器或触发器的新状态为0，则说存 储了0。
5.2 锁存器
在组合电路中，输入信号一旦消失，输出信号也就跟着消失了，而 锁存器的输入信号一旦出现，输出信号不仅出现，而且在输入信号消失之 后仍然存在。
5.2.1 三极管组成的SR双稳态电路
三极管组成的SR双稳态电路如图5-1所示。
初始状态：在电路上电后，由于两个非门电路参数不对称，例如，T2 管截止，使输出Q点电位接近5 V；TI管饱和，使点的电位接近于0.3 V。这 时，双稳态电路进入稳态1，Q =0，Q=1。
图5-12 消除开关弹跳影响的原理与电路
74LS279是四与非门SR锁存器，其中的两个锁存器具有2个置位输入端。 置位和复位输入都是低电平有效。该锁存器只输出Q端信号。
74LS279的符号如 图5-11所示
5.3 SR触发器 SR锁存器的输入端信号能直接对输出产生影响，而实际工作中，常常要
5.2.2 或非门组成的SR锁存器 图5.3是或非门组成的SR锁存 器逻辑电路图与图形符号。
上电初始状态：若输入信号R=S=0时锁存器上电，由于两个或非门电路 参数不同，两个或非门通过竞争，结果总有一个或非门输出为1，另外一个 或非门输出为0。
置 1：若输入信号 S=1、R=0，G2 门输出Q 无论为 1 还是 0，均有QQ=S+= 0 ，并使 QR=Q+= 1 。由于 Q=1，所以称为 1 态，而输入信号 S=1、R=0 称为置位或置 1 信号。 置 0：若输入信号S=0、R=1，G1 门输出 Q 无论为 1 还是 0，均有G1 门输出端QR=Q+= 0 ， 使 QQ=S+= 1 ，由于 Q=0，所以称为 0 态，而输入信号 S=0、R=1 称为复位或置 0 信号。
第五章 锁存器和触发器讲解
C
RD 1
Q F主 Q S C R
1
0
要求CP高电平期间J、
K的状态保持不变。
J 1C K
0
0
机电工程学院
31
分析JK触发器 的逻辑功能 (1)J=1, K=1
设触发器原 态为“0”态
翻转为“1”态
状态不变
Q0
Q1
1
0
Q
Q
F从
SCR
状态不变
主从状 态一致
SD 1 C 0 RD 10
Q
Q
忆功能。
& G1
Q0
.0
& G2
0 SD1
1 RD1
机电工程学院
12
(4) SD=0，RD = 0
当信号SD= RD = 0同
时变为1时，
由于与非 1 .
“1”态 Q 1
. 0 若先翻转
当第二个门电路先反 转,锁存器状态是“1” & G1
& G2
态。
11 10 1 1
1
28
2. 工作原理
1
CP 0
F从封锁
F从状态保持不变。
Q
Q
Q
Q
F从
SCR
SD
C
RD
0
F主打开
F主状态由J、K决 定，接收信号并
Q F主 Q S C R
1
1
暂存。
JK
1 CP
0
机电工程学院
29
1
CP 0
0
Q
Q
F从打开
从触发器的状态取 决于主触发器，并
Q
Q
F从
SCR
保持主、从状态一 致，因此称之为主 从触发器。
数电课件第五章锁存器和触发器
器和主从触发器等。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
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E=0为低电平期间锁存器状态不变。 R 1R
Q
E
E E1
S
S 1S
Q
逻辑功能表
R
Q
2. 根据锁存器的逻辑功能确定Qn+1。
RR Q
S R Qn
Q n?1
00 0
0 S 0 1 0 0 0 10
00 1 01 0
1
0
R 0 0 0 1 0 00
01 10 10 11
1
0Q
0
1Q
1
1
0 不确定
不变 置1 不变 置0 不变 置1 不变
1 1 1 不确定
4）用与非门构成的基本SR锁存器
010 0 011 0
置0
100 1
置1
101 1
1 1
1 1
0 1
－ －
状态不定
2) 特性方程
Q n ? 1= f (S R Q n )
RQn S 00 01 11 10
00 1 0 0 1 1 1 ××
?Q n?1 = S ? RQ n ? SR = 0 约束条件
3) 状态转换图
S=0
R=X
??
不 定
不定
不变 置1 不变 置1不变 置0 不变
1
不定
5、应用举例 ---去抖动电路
+5V
R 开关闭合时
t0
vO
t1
vO
+5V
t0
开关断开时
t1
t
+5V 100k
S
A S
B
100k
R
+5V
S
12≥704HCT0 Q ≥
R
Q
去抖动电路工作原理
开关起始状态:接B, R = 0 S =1 Q=0 悬空时 R =X S =1 Q不变 开关接A时振动,Q=1
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
介稳态
稳态 0
稳态 1
双稳态存储单元电路
G1
1
Q
反馈
G2
1
Q
电路有两个互补的输出端
Q端的状态定义为电路输出 状态。
5.1.2 双稳态存储单元
1、电路结构
——电路具有记忆1位二进制数据的功能。
2、逻辑状态分析 如Q=1
G1
G1 如 Q = 0
VI1 1 VO1 Q 1 1
?
0
?
S=1 R=0
S =0 R =1
S=X R=0
? 1
逻辑功能表
S R Qn Qn
说明
+
0 0 0 0 1 状态不
001 1
变
010 011
0 0
置0
1 0 0 1 置1 101 1
1 1 0 － 状态不
1 1 1－
定
状态转换图用于电路设计：已知状态的转换，确定S、R
的逻辑值
4)工作波形
E=1期间的S 、 R信号影响锁存器的状态。
2、锁存器与触发器
共同点：
具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个
锁存器或触发器能存储一位二进制码。
不同点：
E
锁存器---对脉冲电平敏感的存储
E
电路，在特定输入脉冲电平作用下
改变状态。
CP
触发器---对脉冲边沿敏感的存储电 路，在时钟脉冲的上升沿或下降沿 CP 的变化瞬间改变状态。
0 G1
R
≥1
01
Q
0
G1
R
≥1
11
Q
G2 ≥1 S
1
Q0
若初态 Q n = 0
G2
≥1 S
1
Q
0
若初态 Q n = 1
R=1 、 S=0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。
1 G1
R
≥1
10
Q
1 G1
R
≥1
00
Q
G2 ≥1 S
0
Q
01
若初态 Q n = 1
次态用Q n+1表示。
1) 工作原理
R=0、S=0
无论初态Q n为0或1，锁存器的状态不变
R
0
G1 ≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
Q0
若初态 Q n = 1
G2 ≥1 S
0
Q
1
若初态 Q n = 0
R=0、S=1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。
、
a.电路图
b.功能表
c.国标逻辑符号
S
≥1
Q
RS Q Q
S
1 1 不变 不变
S
Q
10 1 0
≥1
R
Q
01 0 1 R R
QS R = 0
画工作波形
S
Q
R
Q
功能表
S
1 0 1 01 1 10 1
RS
11 10 01 00
Q
R
Q
1 1 1 11 0
10
不变 不变
1
0Q
Q
01
R
G4
&&
R G2
& Q4 ≥1
状态发生变化。
Q
S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= Ф
E
10
&&
≥1
&
Q
S
Q3S G1
G3
3、 逻辑功能的几种描述方式：
1) 逻辑功能表 （E=1）
S
R Qn Qn+1
说明
0 0 0 0 状态不变 001 1
开关转接A, R = 1 S =0 Q=1 S悬空时S =X R =1 Q不变
开关接 B振动
2. 逻辑门控SR锁存器
电路结构 简单SR锁存器 国标逻辑符号
R
G4
G2
& Q4 ≥1
Q
E
R 1R
Q
E E1
≥1
&
S
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原理
E=0： 状态不变
E=1： Q3 = S Q4 = R
G2 ≥1 S
0
Q
11
若初态 Q n = 0
S=1 、 R=1
无论初态Q n为0或1，锁存器的次态 Q、n Q都n 为0 。
1 G1
R
≥1
G2 ≥1 S
1
0 10
Q
Q
0
锁存器的输出既不是0态，也不是1态
当S、R 同时回到0时，由于两个与非
门的延迟时间无法确定，使得触发器 最终稳定状态也不能确定。
约束条件: SR = 0
2）逻辑符号与逻辑功能
逻辑功能表
SS Q RR Q
SR
Qn
00
0
00
1
01
0
Qn?1
0 1 0
S为置1端，R为置0端， 0 1
1
0
且都是高电平有效
10
0
1
10
1
1
11
0
不确定
11
1
不确定
不变
置0
置1 状态 不确定
4）工作波形(设初态为0）
画工作波形方法：
1. 根据锁存器信号敏感电平,确定状态转换时间 S S
VI1 1 VO1 Q 0 0
1 VI2
G2
Q0 VO2
1 VI2
G2
Q1 VO2
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
G1
R
≥1
Q
G2
≥1
S
Q
电路的初态与+次VD态D
或非门
或非门
初态：GR1 、S信号作用前GQ2 端的状态.
T初3 态Q用QTn1表T示4 。Q T6
R次态：R、S信T2 号T作5 用后Q端的状S 态.
5 锁存器和触发器
教学基本要求
1、掌握锁存器、触发器的电路结构和工作原理
2、熟练掌握 SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性
概述
1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅 与该当前的输入信号有关，而且与此前电路的状态有关。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。