浮点数运算与加法器
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并行加法器由多个全加器组成，其位数的多少 取决于机器的字长，数据的各位同时运算。但存 在一个加法的最长运算时间问题。这是因为虽然 操作数的各位是同时提供的，但低位运算所产生 的进位会影响高位的运算结果。
2020/9/23
3.4 加法器和ALU
2.进位链电路
并行加法器中的每一个全加器都有一个 从低位送来的进位和一个传送给较高位的 进位。我们将各位之间传递进位信号的逻 辑线路连接起来构成的进位网络称为进位 链。
2020/9/23
3.4 加法器和ALU
单级先行进位
这种进位方式就是将n位全加器分成若干个小组 ，小组内的进位同时产生，实行并行进位，小组 与小组之间采用串行进位，这种进位又称为组内 并行、组间串行。
以16位加法器为例，可分为4组，每组4位。第1 组组内的进位逻辑函数C0 、C1 、C2、、C3的 表达式与前述相同，C0-C3信号是同时产生的， 实现上述进位逻辑函数的电路称之为四位先行进 位电路CLA(Carry Look Ahead)，其延迟时间 是2ty。
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3.4 加法器和ALU
C4=G4+P4C3 C5=G5+P5C4= G5+ P5G4+ P5P4C3 C6=G6+P6C5= G6+ P6G5+ P6P5G4+ P6 P5P4C3 C7=G7+P7C6= G7+ P7G6+ P7P6G5+ P7P6 P5 G4+ P7P6 P5P4C3
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3.4 加法器与ALU
S16~S13
S12~S9
S8~S5
S4~S1
4位CLA
4位CLA
4位CLA
4位CLA
C16 加法器 C12 加法器 C8 加法器 C4 加法器
C0
A16~A13
A12~A9
A8~A5
A4~A1
B16~B13
B12~B9
B8~B5
B4~B1
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C8=G8+P8C7 C9=G9+P9C8= G9+ P9G8+ P9P8C7 C10=G10+P10C9= G10+ P10G9+ P10P9G8+ P10 P9P8C7 C11=G11+P11C10= G11+ P11G10+ P11P10G9+ P11P10 P9 G8+ P11P10 P9P8C7
A12~A9
A8~A5
B16~B13
B12~B9
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B8~B5
A4~A1 B4~B1
3.4 加法器和ALU
3.4.2 ALU电路
为了实现算术/逻辑多功能运算，则必须 对全加器（FA）的功能进行扩展，具体方 法是：先不将输入Ai、Bi和下一位的进位 数Ci直接进行全加，而是将Ai和Bi先组合 成由控制参数S0、S1、S2、S3控制的组 合函数Xi、Yi，如图3-16所示，然后再将 Xi、Yi和下一位进位数通过全加器进行全 加。这样，不同的控制参数可以得到不同 的组合函数，因而能够实现多种算术运算 和逻辑运算。
Sn
S2
S1
Cn
FA
…
Cn-1
C2
FA C1
FA
C0
An Bn
2020/9/23
A2 B2
A1 B1
3.4 加法器和ALU
(2)并行进位链电路 把n个全加器串接起来，就可以进行两个n位数的相加
。这种加法器称为串行进位的并行加法器。串行进位又 称行波进位，每一级进位直接依赖于前一级的进位，即 C0进=G位0+信P号0C是-1 逐级形成的。 C1=G并1行+P进1C位0=链G是1+指P并1G行0+加P法1P器0C中-1的进位信号是同时产生 C2的=G，2+又P称2C先1=行G进2+位P、2G同1+时P进2P位1G、0+跳P跃2 P进1P位0C等-1，其特点是 C3各=G级3+进P位3C信2=号同时形成。 ➢G3+ P单3G级2+先P行3P进2G位1+方P式3P2 P1 G0+ P3P2 P1P0C-1
本节目标
➢本节主要学习以下内容： 加法器与进位链 ALU的组成 浮点数的加减法运算法则 浮点数的乘除法运算法则
➢理解浮点数乘、除法的基本运算方法，了 解算术逻辑运算单元ALU和加法器与进位 链电路的基本组成
2020/9/23
3.4 加法器和ALU
3.4.1 加法器与进位链电路
1．加法器 计算机中最基本的运算部件是加法器，通常
，加法器和其他必要的逻辑电路组合在一起，可 以在计算机中进行一些基本运算。
（1）全加器 基本的加法单元称为全加器。它要求
三 进个位C输i-入1，量并：产操生作两数个A输i和出B量i、：低本位位传和来S的i、 向高位的进位Ci。
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3.4 加法器和ALU
一位全加器真值表
输 入 Ai Bi Ci 000 001 010 011 100 101 110 111
输 出
Si
Ci＋ 1
00
10
10
01
10
01
01
11
Si＝Ai⊕Bi⊕Ci-1 Ci＝AiBi＋(Ai ⊕ Bi)Ci-1
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3.4 加法器和ALU
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3.4 加法器和ALU
（2）串行加法器和并行加法器 加法器可分为串行加法器和并行加法器。在串
行加法器中，只有一个全加器，数据逐位串行送 入加法器进行运算，如果操作数长n位，加法就 要分n次进行，串行加法器具有器件少、成本低 的优点，但运算速度太慢。
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3.4 加法器和ALU
C8=G8+P8C7 C9=G9+P9C8= G9+ P9G8+ P9P8C7 C10=G10+P10C9= G10+ P10G9+ P10P9G8+ P10 P9P8C7 C11=G11+P11C10= G11+ P11G10+ P11P10G9+ P11P10 P9 G8+ P11P10 P9P8C7
3.4 加法器和ALU
多级先行进位
下面以16位的加法器为例，分析两级先行 进位加法器的设计方法。
C16CLA电路G4 NhomakorabeaP4G3 P3
S16~S13
S12~S9
G2 P2 S8~S5
G1 P1 S4~S1
BCLA加 C12 BCLA加 C8 BCLA加 C4 BCLA加
法器
法器
法器
法器
C0
A16~A13
由全加器的逻辑表达式可知：
Si＝Ai⊕Bi⊕Ci-1
Ci Gi PiCi1
Ci＝AiBi＋(Ai ⊕ Bi)Ci-1
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Gi
Pi
3.4 加法器和ALU
(1)串行进位链电路
把n个全加器串接起来，就可以进行两个n位 数的相加。这种加法器称为串行进位的并行加 法器。串行进位又称行波进位，每一级进位直 接依赖于前一级的进位，即进位信号是逐级形 成的。
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3.4 加法器和ALU
2.进位链电路
并行加法器中的每一个全加器都有一个 从低位送来的进位和一个传送给较高位的 进位。我们将各位之间传递进位信号的逻 辑线路连接起来构成的进位网络称为进位 链。
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3.4 加法器和ALU
单级先行进位
这种进位方式就是将n位全加器分成若干个小组 ，小组内的进位同时产生，实行并行进位，小组 与小组之间采用串行进位，这种进位又称为组内 并行、组间串行。
以16位加法器为例，可分为4组，每组4位。第1 组组内的进位逻辑函数C0 、C1 、C2、、C3的 表达式与前述相同，C0-C3信号是同时产生的， 实现上述进位逻辑函数的电路称之为四位先行进 位电路CLA(Carry Look Ahead)，其延迟时间 是2ty。
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3.4 加法器和ALU
C4=G4+P4C3 C5=G5+P5C4= G5+ P5G4+ P5P4C3 C6=G6+P6C5= G6+ P6G5+ P6P5G4+ P6 P5P4C3 C7=G7+P7C6= G7+ P7G6+ P7P6G5+ P7P6 P5 G4+ P7P6 P5P4C3
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3.4 加法器与ALU
S16~S13
S12~S9
S8~S5
S4~S1
4位CLA
4位CLA
4位CLA
4位CLA
C16 加法器 C12 加法器 C8 加法器 C4 加法器
C0
A16~A13
A12~A9
A8~A5
A4~A1
B16~B13
B12~B9
B8~B5
B4~B1
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C8=G8+P8C7 C9=G9+P9C8= G9+ P9G8+ P9P8C7 C10=G10+P10C9= G10+ P10G9+ P10P9G8+ P10 P9P8C7 C11=G11+P11C10= G11+ P11G10+ P11P10G9+ P11P10 P9 G8+ P11P10 P9P8C7
A12~A9
A8~A5
B16~B13
B12~B9
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B8~B5
A4~A1 B4~B1
3.4 加法器和ALU
3.4.2 ALU电路
为了实现算术/逻辑多功能运算，则必须 对全加器（FA）的功能进行扩展，具体方 法是：先不将输入Ai、Bi和下一位的进位 数Ci直接进行全加，而是将Ai和Bi先组合 成由控制参数S0、S1、S2、S3控制的组 合函数Xi、Yi，如图3-16所示，然后再将 Xi、Yi和下一位进位数通过全加器进行全 加。这样，不同的控制参数可以得到不同 的组合函数，因而能够实现多种算术运算 和逻辑运算。
Sn
S2
S1
Cn
FA
…
Cn-1
C2
FA C1
FA
C0
An Bn
2020/9/23
A2 B2
A1 B1
3.4 加法器和ALU
(2)并行进位链电路 把n个全加器串接起来，就可以进行两个n位数的相加
。这种加法器称为串行进位的并行加法器。串行进位又 称行波进位，每一级进位直接依赖于前一级的进位，即 C0进=G位0+信P号0C是-1 逐级形成的。 C1=G并1行+P进1C位0=链G是1+指P并1G行0+加P法1P器0C中-1的进位信号是同时产生 C2的=G，2+又P称2C先1=行G进2+位P、2G同1+时P进2P位1G、0+跳P跃2 P进1P位0C等-1，其特点是 C3各=G级3+进P位3C信2=号同时形成。 ➢G3+ P单3G级2+先P行3P进2G位1+方P式3P2 P1 G0+ P3P2 P1P0C-1
本节目标
➢本节主要学习以下内容： 加法器与进位链 ALU的组成 浮点数的加减法运算法则 浮点数的乘除法运算法则
➢理解浮点数乘、除法的基本运算方法，了 解算术逻辑运算单元ALU和加法器与进位 链电路的基本组成
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3.4 加法器和ALU
3.4.1 加法器与进位链电路
1．加法器 计算机中最基本的运算部件是加法器，通常
，加法器和其他必要的逻辑电路组合在一起，可 以在计算机中进行一些基本运算。
（1）全加器 基本的加法单元称为全加器。它要求
三 进个位C输i-入1，量并：产操生作两数个A输i和出B量i、：低本位位传和来S的i、 向高位的进位Ci。
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3.4 加法器和ALU
一位全加器真值表
输 入 Ai Bi Ci 000 001 010 011 100 101 110 111
输 出
Si
Ci＋ 1
00
10
10
01
10
01
01
11
Si＝Ai⊕Bi⊕Ci-1 Ci＝AiBi＋(Ai ⊕ Bi)Ci-1
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3.4 加法器和ALU
（2）串行加法器和并行加法器 加法器可分为串行加法器和并行加法器。在串
行加法器中，只有一个全加器，数据逐位串行送 入加法器进行运算，如果操作数长n位，加法就 要分n次进行，串行加法器具有器件少、成本低 的优点，但运算速度太慢。
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3.4 加法器和ALU
C8=G8+P8C7 C9=G9+P9C8= G9+ P9G8+ P9P8C7 C10=G10+P10C9= G10+ P10G9+ P10P9G8+ P10 P9P8C7 C11=G11+P11C10= G11+ P11G10+ P11P10G9+ P11P10 P9 G8+ P11P10 P9P8C7
3.4 加法器和ALU
多级先行进位
下面以16位的加法器为例，分析两级先行 进位加法器的设计方法。
C16CLA电路G4 NhomakorabeaP4G3 P3
S16~S13
S12~S9
G2 P2 S8~S5
G1 P1 S4~S1
BCLA加 C12 BCLA加 C8 BCLA加 C4 BCLA加
法器
法器
法器
法器
C0
A16~A13
由全加器的逻辑表达式可知：
Si＝Ai⊕Bi⊕Ci-1
Ci Gi PiCi1
Ci＝AiBi＋(Ai ⊕ Bi)Ci-1
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Gi
Pi
3.4 加法器和ALU
(1)串行进位链电路
把n个全加器串接起来，就可以进行两个n位 数的相加。这种加法器称为串行进位的并行加 法器。串行进位又称行波进位，每一级进位直 接依赖于前一级的进位，即进位信号是逐级形 成的。