计算机组成原理课程设计

课程设计（论文）

课程名称....计算机组成原理 ........ 题目名称内存扩充与-cpu连接....... 学生学部（系）..计算机艺术与设计学部专业班级…….07.网络工程班....... 学号....... 1071981 ........ 学生姓名 ......................

指导教师 ....... 吕国华............

2009 年 6 月 15 日

1、引言

设计思想 设计题目 设计任务

3、结论

4、参考文献

5、心得体会 ... .................... . ...................

2设计思路 设计过程 设计说明 2.2 2.3 2.4

4 4 6

1.1 1.

1. 引言

1.1 设计思想

“计算机组成原理” 是计算机类各专业学生必修课程之一，它主要讨论计算机各大部件的基本组成原理，各大部件互连构成整机系统的技术。在学生系统完成

各部件原理的学习以后，有必要根据要求把各部件组织起来，成为计算机内部的

一个大的部件，以至整机硬件或构成计算机的主机。从而加深学生对计算机的整

体认识。

1.2设计题目——内存的扩充与CPU勺连接

现有如下存储芯片：2KX 1的ROM 4KX 1的RAM 8KX 1的ROM若用他们组成容量为16KB的存储器，前4KB为ROM后12KB为RAM构成的容量为16KB的存储器连接到8086CPU芯片。8086是一个16位数据总线和20位地址总线的芯片。

(见下页图1 —图3)。

1.3 设计任务

设计任务：只进行硬件设计，不进行软件设计，主要设计任务如下:

(1)计算机各种存储器芯片各用多少片？若给出的芯片没有用上，要作出说明。

⑵正确选择译码器与门电路，并正确地与CPUS接，相应地画出逻辑结构图和组成

框图。

说明：图中凡与芯片直接连接的地址总线和数据总线均用粗黑线画，其他线用细线画。

(3)分析一下组成的存储器有无地址重叠的现象。若有，是何原因。

(4)说明逻辑结构图中各部件的功能。

2.1图表

2.正文

VCC AD15 A16/S3

GND 地线，输入 A17/S4 AD0 — AD15，数据/地址复用线，双向，三态A 18/S5

AD16 — AD19，地址/状态复用线，输出，二态19/S6

RD ――读控制，输入 — CLK ――系统时钟，输入 VCC ——电源+5V ，输入 ALE ――允许地址锁存，输出 RESET ――系统复位，输入 WR ――写控制，输出，三态 GND 2.1.1 8086CPU 简化引脚铀14

1 40 2

39 38 37 36 35

32 8086 CPU

RD

16 25

.WR(LOCK)

ADO___ ___ALE(QS0)

CLK___ ___RESET

GND

READY

图2.1.1

8086CPU 引脚图

2.1.2内存芯片逻辑图

A10-A0——地址总线 D7-D0――数据总线 内存芯片逻辑图，如图

图2.1.2内存芯片逻辑图

A10

A0 D7-D0

RAM

CS

WE

WE ――写读引脚 CS ――芯片选择引脚

2.1.2所示

2.1.3译码器与门电路逻辑图

译码器与门电路逻辑图，如图2.1.3所示

图2.1.3 .译码器与门电路逻辑

2.2设计思路

(1)计算出需要的各种芯片数

用2K X 1的ROM芯片设计容量为4KB的ROM，需4片

用4K X 1的RAM芯片设计容量为12KB的RAM，需6片

在设计过程中，没有使用到的是8K X 1的ROM芯片，组成的存储器有地址重叠的现象，这是因为A14和A15没有参加译码。

(2)写出每个芯片的地址分配

各存储芯片的地址分配如下：

A15 A14 A13 A12 A11 A10~A0

X X 0 0 0 ... 2KX8ROM

X X 0 0 1 ... 2KX8ROM

X X 0 1 4K X8RAM

XX 1 0 4K X8RAM

X X 1 1 .. .. . 4K X 8RAM

（3）根据给出的内存扩充逻辑电路与给定的8086CPU （见图1）引脚图正确的连接起来。连接的方法是：内存与CPU的地址线，数据线，读写线对应相连，内存没有的引脚不用考虑。

2.3 设计过程

⑴设计过程中共需要2KX 1的ROM片，需要4KX 1的RAM外⑵首先用4个2KX 1的ROM存储芯片和6个4KX 1的RAM存储芯片组成16KB 的存储器（前4KB为ROM后12KB为RAM）然后使用一个2:4译码器对存储器芯片的连接，因为片选线不够，所以要将译码器中的一条片选线与与门逻辑器件进行连接，再通过逻辑电路将多余的芯片进行连接。

最后是与CPU的连接，CPU的数据线A0~A10连接到10个存储器芯片的数据线

A0~A10;6个RAMS片的写线连接到CPU中的写线;CPU中的A11连接到逻辑电路

中;CPU中的A12和A13与译码器中的两输入线相连接。

⑶内存与CPU的连接逻辑图详细逻辑图请见下页。

D7 DO

A11 A13

A12

8086 CPU

CSO

2 :

4

译

码

器

—1「& "

&

2K X 1

ROM

r1---

2K X 1 2K X 1

ROM ROM

D7 DO

A11~A0

we 2.4设计说明

CS1

CS3

t

CS2

4K X 1

RAM

RAM

RAM *

4K X 1

RAM

4K X 1

RAM

CPU与内存的逻辑连接图

2K X 1

ROM

4K X 1

4K X 1

4K X 1

RAM