合肥学院数字逻辑第七章详解
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《数字电路与数字逻辑》第七章
u C 3 2 V C， CR 则 1 ， S 0 ， u o 0 ；第二暂稳态
ppt课件
15
③放电阶段：
u C 1 3 V C ， CR 0 则 (或 1 ) ， S 0 ， u o 0 ；第二暂稳态
u C 1 3 V C， CR 则 0 ， S 1 ， u o 1 ；第一暂稳态
ppt课件
ppt课件
8
(3) 3脚—输出端
(4) 4脚—直接置0端
(5) 5脚—电压控制端UIC ①接UREF ，则高触发电平、低触发电平分别为
UREF 、12UREF ②不接UREF ，则高、低触发电平分别为
32VCC 、13VCC
ppt课件
9
(6) 6脚—高触发输入端（阈值输入端） (7) 7脚—放电端 (8) 8脚—电源端
当ui为高电平时，uo为低电平； 当ui变为低电平时，uo变为高电平；
tr
tf
Um
tW
T
ppt课件
4
P1
△U
P2
图 7.1.2Βιβλιοθήκη 矩形脉冲的参数ppt课件5
第二节 集成定时器
一、555定时器的结构
1.组成 分压器，电压比较器，基本SREF，集电极开 路输出的放电三极管。
2.各引脚功能 (1) 1脚—接地端 (2) 2脚—低触发输入端（触发输入端）
ppt课件
6
V CC
16
3.矩形波参数
T P H 0 .7 (R A R B )C ;H (R A R B )C
T PL 0.7R BC
;LRBC
T T P T H P 0 L . 7 ( R A 2 R B ) C
qtW T PH R AR B T T PH T PLR A2R B
ppt课件
15
③放电阶段：
u C 1 3 V C ， CR 0 则 (或 1 ) ， S 0 ， u o 0 ；第二暂稳态
u C 1 3 V C， CR 则 0 ， S 1 ， u o 1 ；第一暂稳态
ppt课件
ppt课件
8
(3) 3脚—输出端
(4) 4脚—直接置0端
(5) 5脚—电压控制端UIC ①接UREF ，则高触发电平、低触发电平分别为
UREF 、12UREF ②不接UREF ，则高、低触发电平分别为
32VCC 、13VCC
ppt课件
9
(6) 6脚—高触发输入端（阈值输入端） (7) 7脚—放电端 (8) 8脚—电源端
当ui为高电平时，uo为低电平； 当ui变为低电平时，uo变为高电平；
tr
tf
Um
tW
T
ppt课件
4
P1
△U
P2
图 7.1.2Βιβλιοθήκη 矩形脉冲的参数ppt课件5
第二节 集成定时器
一、555定时器的结构
1.组成 分压器，电压比较器，基本SREF，集电极开 路输出的放电三极管。
2.各引脚功能 (1) 1脚—接地端 (2) 2脚—低触发输入端（触发输入端）
ppt课件
6
V CC
16
3.矩形波参数
T P H 0 .7 (R A R B )C ;H (R A R B )C
T PL 0.7R BC
;LRBC
T T P T H P 0 L . 7 ( R A 2 R B ) C
qtW T PH R AR B T T PH T PLR A2R B
精品课件-数字电子技术-第7章
第7章 集成逻辑门电路简介
7.4 已知电路和输入信号的波形如图7.12所示，信号 的重复频率为1 MHz，每个门的平均延迟时间tpd=20 ns，试 画出：（1） 不考虑tpd影响时的波形；（2） 考虑tpd影响
第7章 集成逻辑门电路简介
图7.12 题7.4图
第7章 集成逻辑门电路简介
7.5 电路如图7.13所示。（1） 分别写出Y1、Y2、Y3、 Y4的逻辑函数表达式；（2） 若已知A、B、C的波形，试分别 画出Y1、Y2、Y3、Y4
(4) DE段。当UI≥1.4 V时，V2、V5饱和，V4截止，输 出为低电平, 与非门处于饱和状态, 所以把DE段称为饱和
第7章 集成逻辑门电路简介
4. （1） 输出高电平UOH和输出低电平UOL。电压传输特性 曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。 一般产品规定UOH≥2.4 V，UOL＜0.4 V （2） 阈值电压Uth。电压传输特性曲线转折区中点所 对应的输入电压为Uth，也称门槛电压。一般TTL与非门的 Uth≈1.4 V
Y=Y1·Y2
第7章 集成逻辑门电路简介
图7.4 实现“线与”功能的电路
第7章 集成逻辑门电路简介
但是普通TTL逻辑门的输出端是不允许直接相连的，如 图7.5所示电路：设门1的输出为高电平（Y1=1）， 门2的输 出为低电平（Y2=0），此时门1的V4管和门2的V5管均饱和导通， 这样在电源UCC的作用下将产生很大的电流流过V4、V5管使V4、 V5
第7章 集成逻辑门电路简介
（3） 关门电平UOFF和开门电平UON。保证输出电平为 额定高电平（2.7 V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1 V ， 一般产品要求 UOFF≥0.8 V。 保证输出电平达到额定低电平（0.3 V）时， 允许输入高电平的最小值，称为开门电平UON。通常 UON≈1.4 V，一般产品要求UON≤1.8 V
数字逻辑7-5
“unlocked” state (with UNLK = 1) .
States analyze examples: combination lock
Step 1: set up enough state with different meaning ; State name
A B C D 000 001 010 011 got 0 got 01 got 011
Step 2: set up the state diagram with correct
input sequence ;
States analyze examples: combination lock
Step 3: finish the state diagram with incorrect
from word description to the minimal state/output
table or state diagram; Step: set up a state diagram from word description ;
(replace the equivalent state to a single state;)
state meaning
initial state, got no correct input;
E
F
100
101
got 0110
got 01101 got 011011 got 0110111
G 110 H 111
States analyze examples: combination lock
set up the state/output table from the state diagram .
数字逻辑第七章作业答案
H’·L’·R’
1
IDLE
R R·H’ 1 H’
R1
H
R2
L2
H’(L’+R’) 1
L3 1 H+LR L L·H’·R’ IDLE 1 R3 1 H’(L’+R’) R R·H’·L’ H+LR
H’(L’+R’) 1 L1 H+LR 1 H+L·R H H+LR R1 1H’(L’+R’) LR3
R
7.4
S
Q
S R 0 0 1 1 0 1 0 1
Q QN 维持原态 0 1 1 0 0* 0*
QN
R
Q
7.5
S QN
7.6 利用带有使能端的T触发器和组合逻辑构造D触发 器
D触发器：Q* = D （转移方程） T触发器的特征方程：Q*= EN·Q’ + EN’·Q=ENQ 所以，激励方程：EN = DQ
W’Y’
X’YZ
X’Z’
对A状态，不满足完备性，少了(X+YZ)’ 对B状态，不满足互斥性，多了W’Y’ 对C状态，满足二义性 对D状态，不满足互斥性，多了XY，并且不满足完备性， 少了(X+Y’)’
L2
7.24修改状态图
L3
H’ 1
H’ 1
H
L1
1 L L·H’·R’ H 1 H+L·R H H
H’·L’·R’
R2
Transition list
Q2Q1Q0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 S 转移表达式 S* Q2*Q1*Q0* 0 0 1 1 0 0 0 0 0 0 1 0 0 1 1 0 1 0 H’·L’·R’ IDLE L1 IDLE L·H’·R’ R·H’·L’ R1 H+L·R LR3 H’·(L’+R’) L2 L1 H+LR LR3
第7章数字逻辑基础
AB Y 00 1 01 0 10 0 11 1
三、逻辑函数及其表示方法
1.逻辑变量和逻辑函数 在数字系统中，开关的接通与断开，电压的高和低 ，信号的有和无，晶体管的导通与截止等两种稳定的物理 状态，均可用1和0这两种不同的逻辑值来表征，这种仅有 两个取值的自变量称为逻辑变量，通常用字母A、B、 C…来表示。 如果对应于输入逻辑变量A、B、C、…的每一组确 定值，输出逻辑变量Y就有唯一确定的值，则称Y是A、B 、C、…的逻辑函数。记为：
YA BA BA B
异或运算
AB Y 00 0 01 1 10 1 11 0
异或逻辑运算的规则：相同为0，相异为1。
5.同或运算
所谓同或运算，是指两个输入变量取值相同时输出为1， 取值不相同时输出为0。 逻辑表达式：
式中，符号“⊙”表示同或运算，读作“同或”。 同或运算
同或逻辑运算的规则：相同 为1，相异为0
起来的逻辑代数式。它是数字电路输入量与输出量 之间逻辑函数关系的表达式，也称函数式或代数式。 优点：形式简洁，书写方便，直接反映了变量间 的运算关系，便于用逻辑图实现该函数。
例7-4 写出如图所示逻辑图的函数表达式。
解：根据门电路的逻辑符号和对应的逻辑运算， 由前向后逐级推算，即可写出输出函数Y的表达式
（128）8=（1×82+2×81+8×80）10 =（64+16+8）10 =（88）10
（5D）16=（5×161+13×160）10 =（80+13）10 =（93）10
2.十进制数转换二进制
例7-2 求[29]10=[
]2。“除2取余法”
2
29
…余1
底位
2
14
数字电子技术基础--第七章(第五版)课件PPT
相当存1。
A3 A2
A1
A0
该存储器的容量=?
+V D
存储
D
R
R•••
R R 矩阵
Y0
Y1
•
•
位线
•
Y 14
Y 15
•••
S3 I0
I1
I14
I15
S2 S1
16 线 -1 线 数 据 选 择 器
S0
Y
D0
11
二、可编程ROM（PROM）
有一种可编程序的 ROM ，在出厂时全部存 储 “1”，用户可根据需要将某些单元改写为 “0”,但是，只能改写一次，称为 PROM。
地
译
址
码
存储矩阵
输
器
入
控制信号输入
( CS 、R/W)
读/写控制电路
图 8.1.4
数据输入/输出
25
（1）地址译码器
译码 单译码 ---n位地址构成 2n 条地址线。若n=10，则有1024条地址线 方式 双译码 --- 将地址分成两部分，分别由行译码器和列译码器共同译码
其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。
0111
1
0101
0110
0
0110
0101
1
0110
0100
0
0111
0100
1
0111
0101
0
1000
1100
1
1000
1111
0
1001
1101
1
1001
1110
0
1010
1111
1
1010
《数字逻辑 》第7章英文课件
① Point: Vin1↑(<1.5V) Vin1=“0” Vin1=“0”(<0.1V)
Vout2=“0”(<0.1V)
Vout1 = Vin2
Vout1=“1”(>4.9V) 3.5V
Vin2=“1”(>4.9V)
1.5V
①
① Stable
③ Point: Vin1↓ (>3.5V) Vout1=“0”(<0.1V)
Pulse Width of R or S: ⊿t<tpw(min)
Unpredictable Next State
2. S R Latch (S-bar-R-bar Latch)
Set: S=0,R=1 Q*=1 (QN*=0) S S_L
Reset: R=0,S=1 Q*=0 (QN*=1)
1. S-R Latch (Set-Reset Latch)
U1
Current States Next States
R
Q
S R Q QN Q* QN*
0 000 1 1 0 001 0 1
0 010 1 0 0 011 0 0 0 100 0 1 0 101 0 1 0 110 0 1 0 111 0 1 1 000 1 0 1 001 1 0 1 010 1 0 1 011 1 0
Vin1↑ ③
Vin1↓ Vout1↑ Metastable
Vin2↑
Vout2↓ Vin1↓ ① Metastable
Stable
Stable
7.2 Latches and Flip-Flops
Clocking Signal Changing( Positive-Edge or Negative-Edge)
模块七 数字逻辑基础
电 平用“1‖，低电平用“0‖表示，称为正逻辑系统。如果高电平用“0‖，低电 平 用“1‖表示，称为负逻辑系统。
7.1.3 数制与码制 本书中采用正逻辑系统。
1．数制 数制是计数进位制的简称。人们在日常生活中，习惯于用十进制数， 而在数字系统中，多采用二进制数，有时也采用八进制数或十六进制数。 （1）十进制：十进制数有0、1、2、…9十个数码，计数的基数是10，进 位规则是“逢十进一”。对于任意一个十进制数N可表示为
t
t
所谓脉冲，是指脉动、短促和不连续的意思。 在数字电子技术中，把作用时间很短的、突变的电压或 电流称为脉冲。 数字信号实质上是一种脉冲信号。 常见的脉冲信号波形有矩形波、尖顶波等多种。
模块七 数字逻辑基础
一个实际的脉冲波形如图6.1.1所示。
0.9A 0.5A 0.1A tr
tp
tf T
实际的矩形波
将首或尾的0去掉后得
( 9 F . 34 ) 16 (10011111 . 001101 ) 2
模块七 数字逻辑基础 7.2 逻辑门电路
逻辑关系指事物的因果关系，即“条件”与“结果”的关系。在数字 电路
中用输入信号反映“条件”，用输出信号表示“结果”，这种电路称逻辑 逻辑电路中最基本的逻辑关系有三种，即：与逻辑、或逻辑、非逻辑。 电路。
模块七 数字逻辑基础
脉冲周期T─周期性脉冲信号前后两次出现的时间间隔。
脉冲频率─单位时间内的脉冲数，与周期的关系为。
f
1 T
脉冲信号又分为正脉冲和
负脉冲，正脉冲的前沿是上
升边，后沿是下降边，负脉 冲正好相反。理想矩形脉冲
如图6.1.2所示。
模块七 数字逻辑基础
7.1.2 逻辑状态的表示方法
7.1.3 数制与码制 本书中采用正逻辑系统。
1．数制 数制是计数进位制的简称。人们在日常生活中，习惯于用十进制数， 而在数字系统中，多采用二进制数，有时也采用八进制数或十六进制数。 （1）十进制：十进制数有0、1、2、…9十个数码，计数的基数是10，进 位规则是“逢十进一”。对于任意一个十进制数N可表示为
t
t
所谓脉冲，是指脉动、短促和不连续的意思。 在数字电子技术中，把作用时间很短的、突变的电压或 电流称为脉冲。 数字信号实质上是一种脉冲信号。 常见的脉冲信号波形有矩形波、尖顶波等多种。
模块七 数字逻辑基础
一个实际的脉冲波形如图6.1.1所示。
0.9A 0.5A 0.1A tr
tp
tf T
实际的矩形波
将首或尾的0去掉后得
( 9 F . 34 ) 16 (10011111 . 001101 ) 2
模块七 数字逻辑基础 7.2 逻辑门电路
逻辑关系指事物的因果关系，即“条件”与“结果”的关系。在数字 电路
中用输入信号反映“条件”，用输出信号表示“结果”，这种电路称逻辑 逻辑电路中最基本的逻辑关系有三种，即：与逻辑、或逻辑、非逻辑。 电路。
模块七 数字逻辑基础
脉冲周期T─周期性脉冲信号前后两次出现的时间间隔。
脉冲频率─单位时间内的脉冲数，与周期的关系为。
f
1 T
脉冲信号又分为正脉冲和
负脉冲，正脉冲的前沿是上
升边，后沿是下降边，负脉 冲正好相反。理想矩形脉冲
如图6.1.2所示。
模块七 数字逻辑基础
7.1.2 逻辑状态的表示方法
《数字逻辑概论》课件
01
02
03
分析方法
通过逻辑表达式、真值表 和波形图等工具，对组合 逻辑电路的输入和输出关 系进行解析。
功能描述
明确组合逻辑电路的功能 ，包括输入信号的逻辑关 系、输出信号的逻辑关系 以及电路的逻辑功能。
性能评估
根据电路的响应速度、功 耗和可靠性等指标，对组 合逻辑电路的性能进行评 估。
组合逻辑电路的设计
数字系统的实现技术
集成电路技术
利用集成电路实现数字系统的功能模块。
可编程逻辑器件技术
利用可编程逻辑器件实现数字系统的灵活配置和重构。
嵌入式系统技术
将微处理器、存储器、外设接口等集成在一个芯片上，实现特定功 能的数字系统。
THANKS
感谢观看
基本门电路
包括与门、或门、非门等 ，是构成复杂组合逻辑电 路的基本单元。
常用组合电路
如编码器、译码器、多路 选择器等，广泛应用于数 据传输、信号处理和控制 系统等领域。
应用实例
如计算机中的算术运算器 、比较器等，都是组合逻 辑电路的应用实例。
04
时序逻辑电路
时序逻辑电路的基本概念
总结词
基本组成和特点
逻辑电路的设计
组合逻辑电路设计
01
根据给定的逻辑函数，设计实现该函数的组合逻辑电路。
时序逻辑电路设计
02
了解时序逻辑电路的基本概念，如触发器、寄存器等，并掌握
其设计方法。
可编程逻辑器件（PLD）设计
03
了解可编程逻辑器件的基本概念和设计方法，如FPGA、CPLD
等。
03
组合逻辑电路
组合逻辑电路的分析
《数字逻辑概论》 ppt课件
目录
• 数字逻辑概述 • 数字逻辑基础 • 组合逻辑电路 • 时序逻辑电路 • 数字系统设计
数字电子技术基础-第章--数字逻辑基础
G3
G2
0
0
G1
G0
0
0
0
0
0
1
0
0
1
1
0
0
1
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1
1
1
0
0
1
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0
2020/11/14
32
三、ASCII码
ASCII码是国际上最通用的一种字符码，用7位二进制码来表示128个十进制 数、英文大小写字母、控制符、运算符以及特殊符号
(154.375)D=(9A.6)H
直到小数部分为0 为止
2020/11/14
24
四、八进制----二进制
二进制数和八进制数之间 有很简单的对应关系，三 位二进制数对应一位八进 制数。对应关系如表所示。
三位二进制数 000 001 010 011 100 101 110 111
一位八进制数 0 1 2 3 4 5 6 7
（AF.1）H ＝10×161＋15×160＋1×16-1 ＝ （175.0625)D
•
2020/11/14
22
例1-6 将(154.375)D 转化为十六进制数。 解：（1）整数部分 ：“除16取余”
连续“除16取余”的
过程直到商为0为止
《数字逻辑详解》课件
了解布尔函数的定义和特性，学习如何将逻辑表达式转化为真值表。
3
简化布尔表达式
掌握使用布尔代数进行逻辑表达式简化的方法和技巧。
逻辑函数与逻辑表达式
逻辑函数
介绍逻辑函数的概念和表示 方法，学习如何将逻辑函数 转化为逻辑表达式。
逻辑表达式
了解逻辑表达式的结构和常 见的逻辑运算符，学习如何 构建和简化逻辑表达式。
逻辑门
介绍常用逻辑门的基本原理和电路符号，展示它们 在数字电路中的应用。
数字电路
了解数字电路的组成和工作原理，包括组合逻辑电 路和时序逻辑电路。
进制编码
介绍常见的进制编码方式，如BCD码和格雷码，并 学习它们的转换方法。
布尔代数
1
布尔运算
学习布尔代数的基本运算，包括与、或、非等逻辑运算。
2
布尔函数
多输出函数
学习如何处理多输出函数， 掌握多输出函数的最小化方 法。
数字逻辑设计方法
1
时序逻辑设计
2
了解时序逻辑电路的设计原理和方法，
学习如何使用触发器构建时序逻辑功能。
3
组合逻辑设计
介绍组合逻辑电路的设计流程和方法， 学习如何使用逻辑门设计逻辑功能。
状态机设计
学习状态机的基本概念和设计流程，掌 握状态转换图和状态表的建立方法。
结语与总结
数字逻辑详解课件对数字逻辑的基础概念、逻辑门电路、布尔代数等进行了全面的介绍和讲解。希望通过本课 件的学习，能够帮助大家更好地理解和应用数字逻辑，为日后的学习和工作打下坚实的基础。
实例与练习
数字电路实例
通过实际电路示例，展示数字逻辑在计算机和电子 设备中的应用。
逻辑表达式练习
提供一些逻辑表达式练习题，帮助学生巩固所学知 识和提升运算能力。
数字电路与数字电子技术课后答案第七章
第七章 时序逻辑电路1.电路如图P7.1所示，列出状态转换表，画出状态转换图和波形图，分析电路功能。
图P7.1 解：（1）写出各级的W.Z 。
D 1=21Q Q ，D 2=Q 1，Z=Q 2CP( 2 ) 列分析表( 3 ) 状态转换表（4图7.A1 本电路是同步模3计数器。
2. 已知电路状态转换表如表P7.1所示，输入信号波形如图P7.2所示。
若电路的初始状态为Q2Q1 = 00，试画出Q2Q1的波形图（设触发器的下降沿触发）。
Q 2 Q 1 D 2 D 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 1Q 2 Q 1 Q 2n+1 Q 1n+1 Z 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 1 1 1 0 1 CP表P7.1 XQ 2 Q 1 0 1 00 01 10 11 01/1 10/0 10/0 01/1 11/1 10/0 11/000/1n+1n+1CP XQ 1 0 Q 2 0 Z 图P7.2 CPQ 1 0 Q 1 0 Z ( b ) Q 2 Q 1 /Z( a )01/0 11/1 10/1 00/0解：由状态转换表作出波形图3. 试分析图P7.3所示电路，作出状态转换表及状态转换图，并作出输入信号为0110111110相应的输出波形（设起始状态Q 2Q 1 = 00）。
( a )( b )解：（1）写W.Z 列分析表J 1 = XQ 2 J 2 = X Z =12Q Q XK 1 = X K 2 =1Q X( 2 ) 作出状态转换表及状态转换图XQ 2 Q 10 1 00 01 00/1 00/1 10/1 11/1 X Q 2 Q 1 J 2 K 2 J 1 K 1 Q 2n+1 Q 1n+1 Z 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 0 11 0 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 1 1 0 CP X图P7.3CP X Q 1 0 Q 1 0Z 图P7.A2 0 /10 /1 0 /1 1/1 1/1 0/1 01 11 00（3）作出输出波形图：1 根据状态转换表，作出状态的响应序列，设y = Q 2Q 1 X ： 0 1 1 0 1 1 1 1 1 0 y n ： 0 02 1 0 2 13 3 3 y n+1： 0 2 1 0 2 1 3 3 3 0 Z ： 1 1 1 1 1 1 1 0 0 12 根据状态响应序列画响应的输出波形。
精选数字逻辑基础知识讲解讲义
位置记数法 :(S )2= (an-1an-2...a1a0a-1a-2...a-m )2
按权展开式: (S )2= an-1×2n-1 + an-2×2n-2+...+a1×21+a0×20 +a-1×2-1+a-2×2-2+...+a-m×2-m
=
n 1
ai 2i
im
例：（１００１１１０１．１０１）Ｂ
（2）按所用器件制作工艺的不同：数字电路可分为双极型（TTL型）和 单极型（MOS型）两类。
（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电 路和时序逻辑电路两类。组合逻辑电路没有记忆功能，其输出信号只与 当时的输入信号有关，而与电路以前的状态无关。时序逻辑电路具有记 忆功能，其输出信号不仅和当时的输入信号有关，而且与电路以前的状 态有关。
A
11
01011
13
B
12
01100
14
C
13
01101
15
D
14
01110
16
E
15
01111
17
F
目前二十二页\总数八十七页\编于八点
1.2 数制转换
一、十进制与二进制间的相互转换 １．二进制数转换成十进制数
（按权展开，相加得到）
如：（１１０１００１．１１）Ｂ
＝1×２6＋1×２5＋1×２3＋1×２0＋1×２-1+1×２-2
两 （2）基 数：进位制的基数，就是在该进位制中可能用到的数码个 个 数。 基 本 （3） 位 权（位的权数）：在某一进位制的数中，每一位的大 因 小都对应着该位上的数码乘上一个固定的数，这个固定的数就 素 是这一位的权数。权数是一个幂。
按权展开式: (S )2= an-1×2n-1 + an-2×2n-2+...+a1×21+a0×20 +a-1×2-1+a-2×2-2+...+a-m×2-m
=
n 1
ai 2i
im
例：（１００１１１０１．１０１）Ｂ
（2）按所用器件制作工艺的不同：数字电路可分为双极型（TTL型）和 单极型（MOS型）两类。
（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电 路和时序逻辑电路两类。组合逻辑电路没有记忆功能，其输出信号只与 当时的输入信号有关，而与电路以前的状态无关。时序逻辑电路具有记 忆功能，其输出信号不仅和当时的输入信号有关，而且与电路以前的状 态有关。
A
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01011
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B
12
01100
14
C
13
01101
15
D
14
01110
16
E
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01111
17
F
目前二十二页\总数八十七页\编于八点
1.2 数制转换
一、十进制与二进制间的相互转换 １．二进制数转换成十进制数
（按权展开，相加得到）
如：（１１０１００１．１１）Ｂ
＝1×２6＋1×２5＋1×２3＋1×２0＋1×２-1+1×２-2
两 （2）基 数：进位制的基数，就是在该进位制中可能用到的数码个 个 数。 基 本 （3） 位 权（位的权数）：在某一进位制的数中，每一位的大 因 小都对应着该位上的数码乘上一个固定的数，这个固定的数就 素 是这一位的权数。权数是一个幂。
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2021/3/19
14
（二） 优先编码器
在优先编码器中，允许同时输入两个以上的有 效编码请求信号。
当几个输入信号同时出现时，只对其中优先权 最高的一个进行编码。
优先级别的高低由设计者根据输入信号的轻重 缓急情况而定。如根据病情而设定优先权。
2021/3/19
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例：八线—三线优先编码器74LS148
23
（一） 二进制译码器
输入：二进制代码（N位）， 输出：2N个，每个输出仅包含一个最小项。
输入是三位二进 制代码、有八种状态， 八个输出端分别对应 其中一种输入状态。 因此，又把三位二进 制译码器称为3线—8 线译码器。
图7-7 三位二进制译码器的方框图
2021/3/19
2021/3/19
6
所以，在提供输入Ai、Bi和C0之后，
可以同时产生C1～C4。
通常将根据Pi、Gi和C0形成C1～C4的
逻辑电路称为先行进位发生器
2021/3/19
7
加法器的逻辑符号
（二）加法器的应用
加数
被加数 低位进位
N位加法运算、Biblioteka 码转换、减法器、十进制加法例1：试用四位加法器实现 8421BCD码至余3BCD码的转换。
2021/3/19
2
7 . 1 常用中规模组合逻辑电路
7 . 1 . 1 二进制并行加法器 7 . 1 . 2 编码器和译码器 7 . 1 . 3 多路选择器和多路分配器
2021/3/19
3
7 . 1 常用中规模组合逻辑电路 7.1.1 二进制并行加法器
（一）加法器的功能与分类 功能：实现N位二进制数相加 按实现方法分类：串行进位加法器、超前进位加法器
表3-5 74LS148电路的功能表
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74LS148的逻辑功能描述：
(1) 编码输入端：逻辑符号输入端 I0~I7 上 面均有“—”号，这表示编码输入低电平有效。
允许编码， 但无有效 编码请求
优先权 最高
低电平 有效
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(2) 编码输出端 Y2、Y1、Y0 ：从功能表可以 看出，74LS148编码器的编码输出是反码。
编码器
译码器
数字电路只能以二进制信号工作。
用二进制代码表示文字、符号或者数码等特定 对象的过程，称为编码。
实现编码的逻辑电路，称为编码器。
2021/3/19
11
对M个信号编码时，应如何确定位数N？
N位二进制代码可以表示多少个信号？
例：对101键盘编码时，采用几位二进制代码？ 编码原则：N位二进制代码可以表示2N个信号， 则对M个信号编码时，应由2N ≥M>2N-1来确定位数N。
（1）串行进位加法器 低位全加器进位输出
高位全加器进位输入
如图：用全加器实现4位
二进制数相加。
2021/3/19
注意：CI0=0
4
（2）超前进位加法器 进位位直接由加数、被加数和最低位进位位CI0形成。
2021/3/19
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四位二进制并行加法器T693构成思想如下： 第i位全加器的进位输出函数表达式为
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（3） 选通输入端：只有在 S = 0时，编码器才 处于工作状态；而在 S = 1时，编码器处于禁止状态， 所有输出端均被封锁为高电平。
禁止 状态
工作 状态
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（4）选通输出端YS和扩展输出端YEX：为扩
展编码器功能而设置。
允许编码， 但无有效编
码请求
正在优先 编码
优先权
最高 2021/3/19
图7-6 用74LS148接成的16线—4线优先编码器 22
二 译码器
译码： 编码的逆过程，将编码时赋予代码的特 定含义“翻译”出来。
译码器： 实现译码功能的电路。
编码对象
二进制代码
编码
译码
原来信息
常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。
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输入：八个信号（对象）
对病房编码 I0~I7 （二值量） 输出：三位二进制代码
图3-4
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普通编码器的方框图
Y2Y1Y0 称八线—三线编码器
13
设输入信号为1表示对该输入进行编码。
表3-4 编码器输入输出的对应关系
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 １０ ０ ０ ０ ０ ０ ０ ０ ０ ０
０１ ０ ０ ０ ０ ０ ０ ０ ０ １
００ １ ０ ０ ０ ０ ０ ０ １ ０
００ ０ １ ０ ０ ０ ０ ０ １ １
００ ０ ０ １ ０ ０ ０ １ ０ ０
０ ０ ０ ０ ０ １ ０ ０任何１时刻０只允１许输 ０ 其０它输０入０取值组０合０不允１许出０现，入１为一无个１关编项码０。请求
００ ０ ０ ０ ０ ０ １ １ １ １
解：余3码比8421码多3，因此：
A3-A0：8421码 B3-B0：0011（3） CI0：0
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进位 和
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Z5 Z4 Z3 Z2 Z1 F4 F3 F2 F1 C0
B4 B3 B2 B1
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7.1.2 编码器和译码器
一、编码器
生活中常用十进制数及文字、符号等表示事物。
例：对101键盘编码时，采用了7位二进制代码 ASCⅡ码。27＝128＞101>26=64。
目前经常使用的编码器有普通编码器和优先编码 器两种。
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（一） 普通编码器
定义：任何时刻只允许输入一个有效编码请 求信号，否则输出将发生混乱。
举例：以一个三位二进制普通编码器为例， 说明普通编码器的工作原理。 八个病房呼叫请求
第七章 中规模通用集成电路及其应用
人们为解决实践上遇到的各种逻辑问题，设计 了许多逻辑电路。然而，我们发现，其中有些逻辑 电路经常、大量出现在各种数字系统当中。为了方 便使用，各厂家已经把这些逻辑电路制造成中规模 集成的组合逻辑电路产品。
2021/3/19
1
第七章 中规模通用集成电路及其应用
7 . 1 常用中规模组合逻辑电路 7 . 2 常用中规模时序逻辑电路 7 . 3 常用中规模信号产生与变换电路
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以上通过对74LS148编码器逻辑功能的分析， 介绍了通过MSI器件逻辑功能表了解集成器件功能 的方法。
要求初步具备查阅器件手册的能力。不要求背 74LS148的功能表。
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图7-5 74LS148的逻辑符号
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编码输出的最高编位码输出为原码
(2)片无有效 编码请求时才 允许(1)片编码