Xilinxfpga设计培训中文教程7.pdf
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= Combinatorial Logic
解答
• 如果箭头涵盖的部分是约束的路径 那么在此电路中路径终点 是什么 是否所有的寄存器都有相同点
– 路径终点是触发器
– 触发器的时钟都为同一个信号 以此网络为参考的约束将会约束 在此设计中的所有寄存器之间的时延路径
ADATA
CLK BUFG
FLOP1 DQ
– 这个设计的最高系统时钟频 率为50 MHz
全局时序约束 - 7-6
© 2002 Xilinx公司版权所有
有时序约束的情况
• 同一个设计 只是用约束编 辑器输入了三个全局时序约 束
• 最高系统时钟频率达60 MHz • 注意一下 大部分的逻辑都
离器件中分配了管脚的那一 侧更近
全局时序约束 - 7-7
© 2002 Xilinx公司版权所有
更多关于时序约束
• 时序约束应该被用来定义你的性能目标
– 加较紧的时序约束会增加编译的时间 – 加不现实的约束会导致实现工具停止运行 – 在布局布线前 利用综合工具的时序估计能力或映射后静态时
序报告 以确定你的时序约束是否现实 参见“获取时序逼近I” 模块
全局时序约束 - 7-8
全局时序约束
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目标
完成此模块的学习后 你将会 • 为一个简单的同步设计加全局时序约束 • 用约束编辑器加全局时序约束和管脚配置
全局时序约束 - 7-3
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概览
• 简介 • 周期约束与管脚-到-
管脚约束 • 偏置 OFFSET 约束 • 约束编辑器 • 总结
全局时序约束 - 7-4
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时序约束和你的项目
时序约束对你的项目会有哪些影响? • 实现工具虽不会试图去发现获得最佳速度的布局布线
– 但是 实现工具会试图满足你的性能期望
• 性能期望将通过时序约束来传递
– 时序约束通过将逻辑彼此间靠得更近 使得更短的布线资源被 采用从而提高设计性能
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更多关于时序约束 续
• 在实现完你的设计后 浏览一下布局布线后静态时序报告 以确认一下你的设计性能目标是否达到
• 如果约束不满足 用时序分析器确定原因
全局时序约束 - 7-9
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路径终点
• 时序约束将优化路径终点间的时延路径 路径的终点可以是管脚 触发器 锁存器和RAM
• 如果箭头涵盖的部分是约束的路径 那么在此电路中路径终 点是什么 是否所有的寄存器都有相同点
ADATA
CLK BUFG
FLOP1 DQ
BUS [7..0]
CDATA
全局时序约束 - 7-11
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
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OUT1 OUT2
• 当你意识到时序约束建立了成组的路径终点 并且这些组之间以指 定的时序相联系时 时序约束将变得更为简单
• 因为时延路径可能要求信号通过串接的多个函数发生器 路径终点 间的优化要求实现工具将CLB和I/O管脚放得更靠近些
全局时序约束 - 7-10
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问题回顾
全局约束将涉及许多时延路径 而仅需在约束编辑器中输入 一行文字 在本例中单单一条全局约束可以控制三个路径
BUS [7..0]
CDATA
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
OUT1 OUT2
= Combinatorial Logic
全局时序约束 - 7-12
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概览
• 简介 • 周期约束与管脚-到-
管脚约束 • 偏置 OFFSET 约束 • 约束编辑器 • 总结
– FLOP 到 LATCH
• 哪些路径被管脚-到-管脚约束所约束
– PADC 到 OUT2
PADA CLK1
PADB BUFG CLK2
PADC BUFG
FLOP DQ
RAM D
– 源触发器和目标触发器之间的时钟偏差 – 以时钟下降沿触发的同步元件 – 时钟占空比不相等
FF1
FF2
• 假定
– CLK上施加的是占空比为百分之五十的信号
– 周期约束为10 ns
BUFG
CLK INV
– 因为FF2将要用CLK的下降沿触发 所以在这两个触发器之间实
际的约束变为10 ns - 5 ns = 5 ns
– 注意 当我们讨论约束编辑器时 我们是指Xilinx的约束编辑 器
全局时序约束 - 7-5
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没有时序约束的情况
• 这个设计在实现时没有加入时 序约束或管脚约束
– 注意一下逻辑结构的布局和 引脚
• Xilinx建议你在实现设计前确 认一下你的时序约束是否切实 可行
CLK BUFG
P1 DQ
BUS [7..0]
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
OUT1 OUT2
CDATA
= Combinatorial Logic
全局时序约束 - 7-14
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周期约束的特点
• 周期约束利用了最精确的时序信息,所以它可以自动考虑到:
全局时序约束 - 7-13
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周期 PERIOD 约束
• 周期 PERIOD 约束涵盖了以参考网络为时钟的同步元件间的 路径
• 周期约束不会优化从输入管脚到输出管脚之间的路径 纯组合 逻辑 从输入管脚到同步元件之间的路径 或者从同步元件 到输出管脚的路径
ADATA
问题回顾
• 哪些路径被CLK1上的周期约束所约束 • 哪些路径被管脚-到-管脚约束所约束
PADA
CLK1 PADB BUFG
CLK2 BUFG
PADC
FLOP DQ
RAM D
LATCH DQ G
全局时序约束 - 7-17
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OUT1 OUT2
回答
• 哪些路径被CLK1上的周期约束所约束
全局时序约束 - 7-15
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管脚-到-管脚约束
• 纯组合时延路径,中间不含有任何的同步元件 • 纯组合时延路径开始和终止于I/O管脚 用户常常不约束 • 如果要完全约束一个设计 加管脚-到-管脚约束是非常重要
的
全局时序约束 - 7-16
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解答
• 如果箭头涵盖的部分是约束的路径 那么在此电路中路径终点 是什么 是否所有的寄存器都有相同点
– 路径终点是触发器
– 触发器的时钟都为同一个信号 以此网络为参考的约束将会约束 在此设计中的所有寄存器之间的时延路径
ADATA
CLK BUFG
FLOP1 DQ
– 这个设计的最高系统时钟频 率为50 MHz
全局时序约束 - 7-6
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有时序约束的情况
• 同一个设计 只是用约束编 辑器输入了三个全局时序约 束
• 最高系统时钟频率达60 MHz • 注意一下 大部分的逻辑都
离器件中分配了管脚的那一 侧更近
全局时序约束 - 7-7
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更多关于时序约束
• 时序约束应该被用来定义你的性能目标
– 加较紧的时序约束会增加编译的时间 – 加不现实的约束会导致实现工具停止运行 – 在布局布线前 利用综合工具的时序估计能力或映射后静态时
序报告 以确定你的时序约束是否现实 参见“获取时序逼近I” 模块
全局时序约束 - 7-8
全局时序约束
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目标
完成此模块的学习后 你将会 • 为一个简单的同步设计加全局时序约束 • 用约束编辑器加全局时序约束和管脚配置
全局时序约束 - 7-3
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概览
• 简介 • 周期约束与管脚-到-
管脚约束 • 偏置 OFFSET 约束 • 约束编辑器 • 总结
全局时序约束 - 7-4
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时序约束和你的项目
时序约束对你的项目会有哪些影响? • 实现工具虽不会试图去发现获得最佳速度的布局布线
– 但是 实现工具会试图满足你的性能期望
• 性能期望将通过时序约束来传递
– 时序约束通过将逻辑彼此间靠得更近 使得更短的布线资源被 采用从而提高设计性能
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更多关于时序约束 续
• 在实现完你的设计后 浏览一下布局布线后静态时序报告 以确认一下你的设计性能目标是否达到
• 如果约束不满足 用时序分析器确定原因
全局时序约束 - 7-9
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路径终点
• 时序约束将优化路径终点间的时延路径 路径的终点可以是管脚 触发器 锁存器和RAM
• 如果箭头涵盖的部分是约束的路径 那么在此电路中路径终 点是什么 是否所有的寄存器都有相同点
ADATA
CLK BUFG
FLOP1 DQ
BUS [7..0]
CDATA
全局时序约束 - 7-11
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
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OUT1 OUT2
• 当你意识到时序约束建立了成组的路径终点 并且这些组之间以指 定的时序相联系时 时序约束将变得更为简单
• 因为时延路径可能要求信号通过串接的多个函数发生器 路径终点 间的优化要求实现工具将CLB和I/O管脚放得更靠近些
全局时序约束 - 7-10
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问题回顾
全局约束将涉及许多时延路径 而仅需在约束编辑器中输入 一行文字 在本例中单单一条全局约束可以控制三个路径
BUS [7..0]
CDATA
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
OUT1 OUT2
= Combinatorial Logic
全局时序约束 - 7-12
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概览
• 简介 • 周期约束与管脚-到-
管脚约束 • 偏置 OFFSET 约束 • 约束编辑器 • 总结
– FLOP 到 LATCH
• 哪些路径被管脚-到-管脚约束所约束
– PADC 到 OUT2
PADA CLK1
PADB BUFG CLK2
PADC BUFG
FLOP DQ
RAM D
– 源触发器和目标触发器之间的时钟偏差 – 以时钟下降沿触发的同步元件 – 时钟占空比不相等
FF1
FF2
• 假定
– CLK上施加的是占空比为百分之五十的信号
– 周期约束为10 ns
BUFG
CLK INV
– 因为FF2将要用CLK的下降沿触发 所以在这两个触发器之间实
际的约束变为10 ns - 5 ns = 5 ns
– 注意 当我们讨论约束编辑器时 我们是指Xilinx的约束编辑 器
全局时序约束 - 7-5
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没有时序约束的情况
• 这个设计在实现时没有加入时 序约束或管脚约束
– 注意一下逻辑结构的布局和 引脚
• Xilinx建议你在实现设计前确 认一下你的时序约束是否切实 可行
CLK BUFG
P1 DQ
BUS [7..0]
FLOP2 DQ
FLOP4 DQ
FLOP3 DQ
FLOP5 DQ
OUT1 OUT2
CDATA
= Combinatorial Logic
全局时序约束 - 7-14
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周期约束的特点
• 周期约束利用了最精确的时序信息,所以它可以自动考虑到:
全局时序约束 - 7-13
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周期 PERIOD 约束
• 周期 PERIOD 约束涵盖了以参考网络为时钟的同步元件间的 路径
• 周期约束不会优化从输入管脚到输出管脚之间的路径 纯组合 逻辑 从输入管脚到同步元件之间的路径 或者从同步元件 到输出管脚的路径
ADATA
问题回顾
• 哪些路径被CLK1上的周期约束所约束 • 哪些路径被管脚-到-管脚约束所约束
PADA
CLK1 PADB BUFG
CLK2 BUFG
PADC
FLOP DQ
RAM D
LATCH DQ G
全局时序约束 - 7-17
© 2002 Xilinx公司版权所有
OUT1 OUT2
回答
• 哪些路径被CLK1上的周期约束所约束
全局时序约束 - 7-15
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管脚-到-管脚约束
• 纯组合时延路径,中间不含有任何的同步元件 • 纯组合时延路径开始和终止于I/O管脚 用户常常不约束 • 如果要完全约束一个设计 加管脚-到-管脚约束是非常重要
的
全局时序约束 - 7-16
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