Chap11 可测试性设计与ATPG
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需要通过对芯片内部制造缺陷引起的电路故障建立逻 辑上的模型，从而通过测量电路在输入输出管脚上行 为，来判断芯片内部是否存在制造缺陷 Physical Defects（制造缺陷） Fault Model（故障模型） 15
Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
3
RTL Source Code
VLSI设计流程及典 型EDA工具+
ATPG: TetraMax
设计验证: VCS、Modelsim
逻辑综合: DC DFT：DFTC
静态时序仿真: Primetime
Test Pattern
布局布线: Encounter、Astro
常用的EDA工具
• Cadence
35
Fault Model DFT
ATPG
ATE
36
几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励源自文库比较响应
Target a SA Fault (1/4)
21
Activate the SA Fault (2/4)
22
Propagate Fault Effect (3/4)
23
Record the Test Pattern(4/4)
Anatomy of a Test Pattern
24
Are All Faults Detectable?
提高产品质量 降低测试成本
10
What is ATPG
DFT通过增加额外的专门用于测试的硬件逻辑， 以增强设计的可测试性。但对于测试，最后是需 要体现在由此可以产生的测试向量
ATPG：自动测试向量生成
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障。测试向 量：输入激励＋ “理想”的期待响应 从DFT来自动产生测试向量
A SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步骤 Target a SA Fault Activate the SA Fault Propagate Fault Effect Record the Test Pattern 20
25
How Many Stuck-At Faults?
26
Equivalent Faults (1/3)
27
Equivalent Faults (2/3)
28
Equivalent Faults (3/3)
29
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
在设计流程中尽早考虑测试的要求，在设计阶段就为 将来的测试工作设计专门用于测试的硬件逻辑。这种 通过增加额外的逻辑以增强设计的可测试性的工作就 是可测试性设计(DFT，Design for Testability) DFT是逻辑相关的工作，需在Gate (Logic) Level解决
9
DFT的作用
常见的两类基于电流的故障模型
pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察 代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察 电源对整个芯片输出的电流大小 toggle 故障模型
在过去的设计流程中，设计队伍完成设计后将设计扔 给专门的测试队伍，由他们完成剩下的测试工作。而 测试队伍沿用功能仿真中的TestBench仿真向量进行 故障测试，最多由于仿真向量比较庞大而做些裁剪 借用功能仿真中的仿真向量进行故障测试，不能有效 控制测试成本(cost-of-test)
功能仿真不等于故障仿真，测试向量过大 ATE资源有限
静态电流(IDDQ)测试
若存在电流性故障, 会使电路在静态时产生一个高 于正常值的电流 。 37
扫描测试技术
1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤
38
Testing Sequential Logic： Sequential logic ATPG based on D algorithm
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路 等
14
Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成
34
基于电流的故障模型
可能会导致过大静态电流的故障
不一定导致逻辑错误，但会导致潜在的错误行为和早期故 障，出现可靠性方面问题的可能。比如一个尚能正常工作 的电路将来可能由于金属迁移(metal migration)等机制而 逐渐失效 在一些关键场合(如心脏起搏器)，出现任何不正常的行为都 应被认做是故障
实际上在一块芯片上同时出现多个故障的可能 性非常小 即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试 从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
19
基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
5
Why Testing
因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！ 6
What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
版图验证（版图后分析） 参数提取: Star-RCXT 静态时序仿真: Primetime
• Synopsys
• Magma • Mentor Graphics
DRC/LVS: Calibre、 Hercules
Tape-out
4
Why DFT and ATPG needed in Gate (Logic) Level？
Scannable Equivalent Flip-Flop
43
The Full-Scan Strategy
44
Scan Chains
45
扫描测试 Summarized（1）
◆ 扫描测试的基本原理
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
17
Stuck-At Fault Model
18
Single-Stuck-At Fault Model
Stuck-At Fault Model（SSA）的“单故障 假设” ：在每一个被测芯片DUT (device under test)上最多只会出现一个故障
Unit 4 VLSI设计方法
Chap11 可测试性设计与ATPG
Unit 1 Unit 2 Unit 3 Unit 4
绪论 CMOS电路设计基础 CMOS电路的逻辑设计 VLSI设计方法
设计模式和设计流程 RTL设计与仿真 逻辑综合与时序仿真 可测试性设计与ATPG 版图设计与验证
Chap8 Chap9 Chap10 Chap11 Chap12
也称为门时延故 障模型，因为这种 模型的故障都可以 归结于门输入/输出 过慢
31
路径时延故障模型
路径时延故障模型与跳变时延故障模型 基本上类似，路径时延故障模型可以看 作是对指定路径上所有组合门电路的跳 变时延之和的故障判断
32
Fault Model
Stuck-at 故障模型 时延故障模型
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
16
Fault Model
Stuck-at 故障模型 时延故障模型
基于电流的故障模型
30
跳变时延故障模型
可以看作是对SA 故障模型的增强，增加了对时域特 性的约束
在这种故障测试中，先强制驱动测试点电平到故障值，然 后在输入点加上一个跳变的激励，经过给定时间后检测测 试点是否跳变至正确值 与stuck-at 模型的静态检测不同，跳变延时可以检测出门 级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳 变过慢(STF，slow-to-fall)故障
39
Handling Register Stages
40
Test Pattern with Three Cycles
41
Assessment of Sequential logic ATPG
Then how?
42
Testing Sequential Logic ：
Combinational Logic ATPG with help of Full-Scan Designs
ATPG 工具可以满足大部分生产测试中所需的测 试向量自动生成的要求，自动生成的测试向量提 供改ATE测试程序用 11
Fault Model DFT
ATPG
ATE
12
What is a Physical Defect?
13
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
设计阶段 （设计抽象层）
System (Behavioral) level
设计结果
Specification Executable model RTL code Gate-level netlist
RTL
Gate (Logic) level Layout (Physical) Level
Cell/interconnect level position Mask-level geometry
类似以前讲过的RTL仿真（功能仿真）的过程
7
How Testing：Product Testing Today
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
8
What is DFT
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
33
静态电流Iddq
Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向 (diode reverse) 电流。由于静态时PMOS和NMOS管不会同时 导通, 流过它的仅是漏电流即静态电流Iddq ，约为1nA。对于一 块大规模集成电路，其Iddq应在uA级（ Iddq大小与集成度有关） 任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一 个数量级以上
Fault Model（故障模型）
故障模型
由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分 析和判断故障，需要将故障的特征进行抽象和分类，把呈现同 样效果的故障归并成同一种故障类型，并使用同一种描述方法， 这种故障描述方式称为故障模型
3
RTL Source Code
VLSI设计流程及典 型EDA工具+
ATPG: TetraMax
设计验证: VCS、Modelsim
逻辑综合: DC DFT：DFTC
静态时序仿真: Primetime
Test Pattern
布局布线: Encounter、Astro
常用的EDA工具
• Cadence
35
Fault Model DFT
ATPG
ATE
36
几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励源自文库比较响应
Target a SA Fault (1/4)
21
Activate the SA Fault (2/4)
22
Propagate Fault Effect (3/4)
23
Record the Test Pattern(4/4)
Anatomy of a Test Pattern
24
Are All Faults Detectable?
提高产品质量 降低测试成本
10
What is ATPG
DFT通过增加额外的专门用于测试的硬件逻辑， 以增强设计的可测试性。但对于测试，最后是需 要体现在由此可以产生的测试向量
ATPG：自动测试向量生成
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障。测试向 量：输入激励＋ “理想”的期待响应 从DFT来自动产生测试向量
A SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步骤 Target a SA Fault Activate the SA Fault Propagate Fault Effect Record the Test Pattern 20
25
How Many Stuck-At Faults?
26
Equivalent Faults (1/3)
27
Equivalent Faults (2/3)
28
Equivalent Faults (3/3)
29
Fault Model
Stuck-at 故障模型 时延故障模型
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
在设计流程中尽早考虑测试的要求，在设计阶段就为 将来的测试工作设计专门用于测试的硬件逻辑。这种 通过增加额外的逻辑以增强设计的可测试性的工作就 是可测试性设计(DFT，Design for Testability) DFT是逻辑相关的工作，需在Gate (Logic) Level解决
9
DFT的作用
常见的两类基于电流的故障模型
pseudo-stuck-at 故障模型 主要建立在SA 故障模型上：在单纯的SA模型中，观察 代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察 电源对整个芯片输出的电流大小 toggle 故障模型
在过去的设计流程中，设计队伍完成设计后将设计扔 给专门的测试队伍，由他们完成剩下的测试工作。而 测试队伍沿用功能仿真中的TestBench仿真向量进行 故障测试，最多由于仿真向量比较庞大而做些裁剪 借用功能仿真中的仿真向量进行故障测试，不能有效 控制测试成本(cost-of-test)
功能仿真不等于故障仿真，测试向量过大 ATE资源有限
静态电流(IDDQ)测试
若存在电流性故障, 会使电路在静态时产生一个高 于正常值的电流 。 37
扫描测试技术
1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤
38
Testing Sequential Logic： Sequential logic ATPG based on D algorithm
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路 等
14
Physical Defects Fault Model
不管是对封装好的成品还是对尚未封装的“裸片” （die），要将探针伸入芯片结构内部进行测试，无论 从技术或是经济角度都是根本不可行的。对芯片的测 试只有通过有限的输入/输出管脚(I/O pin) 来完成
34
基于电流的故障模型
可能会导致过大静态电流的故障
不一定导致逻辑错误，但会导致潜在的错误行为和早期故 障，出现可靠性方面问题的可能。比如一个尚能正常工作 的电路将来可能由于金属迁移(metal migration)等机制而 逐渐失效 在一些关键场合(如心脏起搏器)，出现任何不正常的行为都 应被认做是故障
实际上在一块芯片上同时出现多个故障的可能 性非常小 即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试 从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
19
基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
5
Why Testing
因为：芯片在生产过程中 会产生的电路结构上的制 造缺陷！ 所以：我们需要通过测试 来挑出那些有制造缺陷的 成品芯片，防止其流入用 户手中！ 6
What is Testing
测试(Testing) 所要检查的不是设计的功能错误，而 是芯片在生产过程中引入的电路结构上的制造缺陷 (physical defects)
版图验证（版图后分析） 参数提取: Star-RCXT 静态时序仿真: Primetime
• Synopsys
• Magma • Mentor Graphics
DRC/LVS: Calibre、 Hercules
Tape-out
4
Why DFT and ATPG needed in Gate (Logic) Level？
Scannable Equivalent Flip-Flop
43
The Full-Scan Strategy
44
Scan Chains
45
扫描测试 Summarized（1）
◆ 扫描测试的基本原理
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
17
Stuck-At Fault Model
18
Single-Stuck-At Fault Model
Stuck-At Fault Model（SSA）的“单故障 假设” ：在每一个被测芯片DUT (device under test)上最多只会出现一个故障
Unit 4 VLSI设计方法
Chap11 可测试性设计与ATPG
Unit 1 Unit 2 Unit 3 Unit 4
绪论 CMOS电路设计基础 CMOS电路的逻辑设计 VLSI设计方法
设计模式和设计流程 RTL设计与仿真 逻辑综合与时序仿真 可测试性设计与ATPG 版图设计与验证
Chap8 Chap9 Chap10 Chap11 Chap12
也称为门时延故 障模型，因为这种 模型的故障都可以 归结于门输入/输出 过慢
31
路径时延故障模型
路径时延故障模型与跳变时延故障模型 基本上类似，路径时延故障模型可以看 作是对指定路径上所有组合门电路的跳 变时延之和的故障判断
32
Fault Model
Stuck-at 故障模型 时延故障模型
当前VLSI 设计中常用的故障模型
固定型故障模型(stuck-at fault model)：使用最多 时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) …..
16
Fault Model
Stuck-at 故障模型 时延故障模型
基于电流的故障模型
30
跳变时延故障模型
可以看作是对SA 故障模型的增强，增加了对时域特 性的约束
在这种故障测试中，先强制驱动测试点电平到故障值，然 后在输入点加上一个跳变的激励，经过给定时间后检测测 试点是否跳变至正确值 与stuck-at 模型的静态检测不同，跳变延时可以检测出门 级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳 变过慢(STF，slow-to-fall)故障
39
Handling Register Stages
40
Test Pattern with Three Cycles
41
Assessment of Sequential logic ATPG
Then how?
42
Testing Sequential Logic ：
Combinational Logic ATPG with help of Full-Scan Designs
ATPG 工具可以满足大部分生产测试中所需的测 试向量自动生成的要求，自动生成的测试向量提 供改ATE测试程序用 11
Fault Model DFT
ATPG
ATE
12
What is a Physical Defect?
13
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
设计阶段 （设计抽象层）
System (Behavioral) level
设计结果
Specification Executable model RTL code Gate-level netlist
RTL
Gate (Logic) level Layout (Physical) Level
Cell/interconnect level position Mask-level geometry
类似以前讲过的RTL仿真（功能仿真）的过程
7
How Testing：Product Testing Today
自动测试仪(Automatic Test Equipment, ATE)上运行的测 试程序通常包含如下信息：激励向量，响应向量，以及控制 和确定ATE时序所需要的信息等
8
What is DFT
测试并不关心设计本身具体实现了什么功能，而是要想办 法测试其是否有制造缺陷。对一个测试工程师来说，一块 MPEG 解码芯片和一块USB 接口芯片并没有太大的区别， 因为芯片功能是设计过程应解决的问题了
测试是向一个处于已知状态的对象施加确定的输入激 励，并测量其确定的输出响应与“理想”的期待响应 进行比较，进而判断被测对象是否存在故障
跳变延时(transition delay)故障模型 路径延时(path delay)故障模型
基于电流的故障模型
33
静态电流Iddq
Iddq 指CMOS电路在所有门处于静态下的电源总电流 在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向 (diode reverse) 电流。由于静态时PMOS和NMOS管不会同时 导通, 流过它的仅是漏电流即静态电流Iddq ，约为1nA。对于一 块大规模集成电路，其Iddq应在uA级（ Iddq大小与集成度有关） 任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一 个数量级以上