ModelSim入门教程
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FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器 件的基础上进一步发展的产物。
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字 系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所 完成的逻辑功能。
Modelsim 入
1
一. Modelsim简介
Modelsim 仿 真 工 具 是 Model 公 司 开 发 的 。 它 支 持 Verilog、VHDL以及他们的混合仿真，它可以将整个程序 分步执行，使设计者直接看到他的程序下一步要执行的语 句，而且在程序执行的任何步骤任何时刻都可以查看任意 变量的当前值，可以在Dataflow窗口查看某一单元或模块 的输入输出的连续变化等，比Quartus自带的仿真器功能 强大的多，是目前业界最通用的仿真器之一。
其所有操作都在后台进行，用户看不到modelsim的界面，也不需要交 互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直 接运行批处理文件,在后台调用modelsim,执行modelsim的脚本文件 * .do,完成操作
注:
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仿真
仿真分为功能仿真,门级仿真,时序仿真
功能仿真(前仿真,代码仿真)
怎样入门? 对于初学者，modelsim自带的教程是一个很好的选择，在 Help->SE PDF Documentation->Tutorial里面.它从简单到复 杂、从低级到高级详细地讲述了modelsim的各项功能的使 用，简单易懂。
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Modelsim的安装
同许多其他软件一样，Modelsim SE同样需要合法的 License,通常我们用Kengen产生license.dat。 ⑴ 解压安装工具包开始安装，安装时选择Full product 安装。当出现Install Hardware Security Key Driver时 选择否。当出现Add Modelsim To Path选择是。出现 Modelsim License Wizard时选择Close。
vwf文件全称是矢量波形文件(Vector Waveform File)，是Quartus II中仿真 输入、计算、输出数据的载体。一般设计者建立波形文件时，需要自行建立 复位、时钟信号以及控制和输入数据、输出数据信号等。其中工作量最大的 就是输入数据的波形录入。比如要仿真仅1KB的串行输入数据量，则手工输入 信号的波形要画8000个周期，不仅费时费力而且容易出错
在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较 真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影 响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时 序违规
c:\flexlm\license.dat
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使用Modelsim进行仿真
Modelsim运行方式有4种: 用户图形界面模式 交互式命令行模式 不显示modelsim的可视化界面 ,仅通过命令控制台输入的 命令完成所有工作 Tcl和宏模式 编写可执行扩展名为do或者tcl语法文件 批处理模式
⑵ 在C盘根目录新建一个文件夹flexlm，用Keygen产生一 个license.dat,然后复制到该文件夹下。
⑶ 修改系统的环境变量。右键点击桌面我的电脑图标，
属性->高级->环境变量->（系统变量）新建。按下图所示
内容填写，变量值内如果已经有别的路径了，请用“；”
将其与要填的路径分开。LM_LICENSE_FILE =
testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入， 也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的 一种"虚拟平台"的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是 testbench的含义。
ModelSim 分 几 种 不 同 的 版 本 ： SE 、 PE 和 OEM ， 其 中 集成在 Actel、Atmel、Altera、Xilinx以及Lattice等 FPGA厂商设计工具中的均是其OEM版本。比如为Altera提 供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为 ModelSim XE. SE版本为最高级版本,在功能和性能方面比 OEM版本强很多,比如仿真速度方面,还支持PC 、 UNIX 、 LIUNX混合平台.
RTL在电子科学中指的是寄存器转换级电路(Register Transport Level)的缩写，也叫暂存器转移层 次。在RTL级，IC是由一组寄存器以及寄存器之间的逻辑操作构成。
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பைடு நூலகம்
为什么要学Modelsim? 1.Modelsim是专业的HDL语言仿真器,比 Quartus自带的仿 真器功能强大的多. 2. Quartus simulator不支持Testbench ,只支持波形文 件.vwf
VHDL是VHSIC Hardware Description Language(VHSIC硬件描述语言)。VHSIC是Very High Speed Integrated Circuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了VHDL语言 的出现。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语 句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路 门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代 码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计 的最初阶段发现问题,可节省大量的精力
门级仿真和时序列仿真 (后仿真)
使用综合软件综合后生成的门级网表进行仿真,不加入时延文件的仿 真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功 能仿真要慢,比时序仿真要快.
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器 件的基础上进一步发展的产物。
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字 系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所 完成的逻辑功能。
Modelsim 入
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一. Modelsim简介
Modelsim 仿 真 工 具 是 Model 公 司 开 发 的 。 它 支 持 Verilog、VHDL以及他们的混合仿真，它可以将整个程序 分步执行，使设计者直接看到他的程序下一步要执行的语 句，而且在程序执行的任何步骤任何时刻都可以查看任意 变量的当前值，可以在Dataflow窗口查看某一单元或模块 的输入输出的连续变化等，比Quartus自带的仿真器功能 强大的多，是目前业界最通用的仿真器之一。
其所有操作都在后台进行，用户看不到modelsim的界面，也不需要交 互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直 接运行批处理文件,在后台调用modelsim,执行modelsim的脚本文件 * .do,完成操作
注:
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仿真
仿真分为功能仿真,门级仿真,时序仿真
功能仿真(前仿真,代码仿真)
怎样入门? 对于初学者，modelsim自带的教程是一个很好的选择，在 Help->SE PDF Documentation->Tutorial里面.它从简单到复 杂、从低级到高级详细地讲述了modelsim的各项功能的使 用，简单易懂。
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Modelsim的安装
同许多其他软件一样，Modelsim SE同样需要合法的 License,通常我们用Kengen产生license.dat。 ⑴ 解压安装工具包开始安装，安装时选择Full product 安装。当出现Install Hardware Security Key Driver时 选择否。当出现Add Modelsim To Path选择是。出现 Modelsim License Wizard时选择Close。
vwf文件全称是矢量波形文件(Vector Waveform File)，是Quartus II中仿真 输入、计算、输出数据的载体。一般设计者建立波形文件时，需要自行建立 复位、时钟信号以及控制和输入数据、输出数据信号等。其中工作量最大的 就是输入数据的波形录入。比如要仿真仅1KB的串行输入数据量，则手工输入 信号的波形要画8000个周期，不仅费时费力而且容易出错
在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较 真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影 响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时 序违规
c:\flexlm\license.dat
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使用Modelsim进行仿真
Modelsim运行方式有4种: 用户图形界面模式 交互式命令行模式 不显示modelsim的可视化界面 ,仅通过命令控制台输入的 命令完成所有工作 Tcl和宏模式 编写可执行扩展名为do或者tcl语法文件 批处理模式
⑵ 在C盘根目录新建一个文件夹flexlm，用Keygen产生一 个license.dat,然后复制到该文件夹下。
⑶ 修改系统的环境变量。右键点击桌面我的电脑图标，
属性->高级->环境变量->（系统变量）新建。按下图所示
内容填写，变量值内如果已经有别的路径了，请用“；”
将其与要填的路径分开。LM_LICENSE_FILE =
testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入， 也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的 一种"虚拟平台"的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是 testbench的含义。
ModelSim 分 几 种 不 同 的 版 本 ： SE 、 PE 和 OEM ， 其 中 集成在 Actel、Atmel、Altera、Xilinx以及Lattice等 FPGA厂商设计工具中的均是其OEM版本。比如为Altera提 供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为 ModelSim XE. SE版本为最高级版本,在功能和性能方面比 OEM版本强很多,比如仿真速度方面,还支持PC 、 UNIX 、 LIUNX混合平台.
RTL在电子科学中指的是寄存器转换级电路(Register Transport Level)的缩写，也叫暂存器转移层 次。在RTL级，IC是由一组寄存器以及寄存器之间的逻辑操作构成。
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பைடு நூலகம்
为什么要学Modelsim? 1.Modelsim是专业的HDL语言仿真器,比 Quartus自带的仿 真器功能强大的多. 2. Quartus simulator不支持Testbench ,只支持波形文 件.vwf
VHDL是VHSIC Hardware Description Language(VHSIC硬件描述语言)。VHSIC是Very High Speed Integrated Circuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了VHDL语言 的出现。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语 句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路 门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代 码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计 的最初阶段发现问题,可节省大量的精力
门级仿真和时序列仿真 (后仿真)
使用综合软件综合后生成的门级网表进行仿真,不加入时延文件的仿 真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功 能仿真要慢,比时序仿真要快.