用verilog语言知识学习设计简单计算器

目录

第一章设计任务及要求 (1)

1.1课程设计依据 (1)

1.2课程设计内容 (1)

1.3课程设计要求 (2)

第二章设计思路 (2)

2.1设计原理 (2)

2.1.1计算器原理 (2)

2.1.2数码管显示原理 (2)

2.1.3 8位扫描原理 (3)

2.2设计总体框图 (3)

第三章设计源序及分析 (4)

3.1计算器模块 (4)

3.1.1计算器源程序 (4)

3.1.2模块分析 (4)

3.2数码管显示模块 (5)

3.2.1数码管源程序 (5)

3.2.2模块分析 (5)

3.3循环扫描模块 (6)

3.3.1循环扫描程序 (6)

* *

3.3.2模块分析 (6)

3.4总程序 (7)

3.4.1总体源程序 (7)

3.4.2程序分析 (9)

第四章序仿真结果及分析 (9)

4.1计算器设计仿真及分析 (9)

4.2数码管仿真图及分析 (10)

4.3总体仿真图 (11)

第五章结果验证 (12)

5.1实验结果及分析 (12)

第六章心得体会 (12)

第七章参考文献 (13)

第一章设计任务及要求

1.1课程设计依据

在掌握常用数字电路功能和原理的基础上，根据EDA技术课程所学知识，利用硬件描述语言Verilog HDL、EDA软件Quartus II和硬件平台Cyclone/Cyclone II FPGA进行电路系统的设计。

1.2课程设计内容

设计一个简单计算器，输入为8位二进制数，分别用两位数码管显示，输出的计算结果为16位二进制数，并用四位数码管显示，能够实现+、-、*、/ 四种运算，其中除法的结果显示分为商和余数两部分，分别用两位数码管显示。

* * 1.3课程设计要求

1、要求独立完成设计任务。

2、课程设计说明书封面格式要求见《天津城市建设学院课程设计教学规范》附表1。

3、课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。

4、测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。

5、课程设计说明书要求：

1)说明题目的设计原理和思路、采用方法及设计流程。

2)系统框图、Verilog语言设计程序或原理图。

3)对各子模块的功能以及各子模块之间的关系做较详细的描述。

4)详细说明调试方法和调试过程。

5)说明测试结果：仿真时序图和结果显示图，并对其进行说明和分析。

第二章设计思路

2.1设计原理

2.1.1计算器原理

Verilog语言中可直接用运算符+、-、*、/、%来实现四则运算，系统会根据程序自动综合出相应的计算器。

2.1.2数码管显示原理

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。设计7段译码器，输出信号LED7S 的7位分别接如图一数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h。

图一共阴数码管及其电路

2.1.3 8位扫描原理

图二所示的是8位数码扫描显示电路，其中每个数码管的7个段：g、f、e、d、c、b、a都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。

图二8位数码驱动显示电路

扫描电路通过可调时钟输出片选地址SEL[2..0]。由SEL[2..0] 通过3-8译码器决定了8位中的哪一位显示，SEL[2..0]变化的快慢决定了扫描频率f扫描的快慢。扫描频率大于人眼的分辨率时，呈现出八个数码管同时点亮。

2.2设计总体框图

图三设计总体框图

输

入

模

块

计算模块

输

出

模

块

扫描模块

显示模块

第三章设计源序及分析

3.1计算器模块

3.1.1计算器源程序

mdule jsq(a,b,c,out);

input[7:0]a,b;

input[1:0]c;

otput[15:0]out;

reg [15:0]out

reg[7:0]out1,out2;

always@(a,b,c,out)

case(c)

2'b00:out=a+b;

2'b01:out=a-b;

2'b10:out=a*b;

2'b11:

begin

out1=a/b;

out2=a%b;

out={out1,out2};

end

default:;

endcase

endmodule

3.1.2模块分析

该模块是本次设计的核心部分，用于实现四则运算，两位八位二进制数a、b作为待计算的输入，并输入两位二进制数c作为计算功能选择，00代表加法运算、01代表减法运算、10代表乘法运算、11代表除法运算。输出16位二进制数out位运算结果。并在总体设计中把输入、输出端接到数码管上。