电工电子实验序列信号发生器
12.3 序列信号发生器的设计
——Design Sequential Circuits with MSI blocks序列信号发生器：能循环产生一组特定的串行数字序列信号的电路。
序列的长度：序列信号的位数。
如：序列为00011，则序列长度为5。
☐ 使用环形计数器设计 ☐ 使用扭环计数器设计特殊类型1000 0100 001000011101 1110 01111011常用状态图0000 1000 001100011100 111011110111常用状态图序列状态之间很有规律☐ 使用D 触发器设计☐ 使用计数器 + 数据选择器设计； ☐ 用移位寄存器 + 反馈电路设计(逻辑门 or 译码器 or 数据选择器)☐ 用计数器 + PROM 设计任意类型例：用D 触发器设计一个 110100 序列信号发生器时序电路的不同状态对应输出序列中的各位。
S 0 /Y=1 S 1 /Y=1 S 2 /Y=0 S 3 /Y=1S 4 /Y=0S 5 /Y=01. 画状态转换图大体思路：1.实现序列信号一个周期之内的波形2.将此波形循环再现☐序列信号长度为 L ，则取 L 个不同的状态☐每个状态下时序电路的输出就是序列信号中的一位。
方法1：利用D 触发器2. 状态编码S 0 —— 000 , S 3 —— 011 S 1 —— 001 , S 4 —— 100 S 2 —— 010 , S 5 —— 1013. 状态转换真值0 0 00 0 1 0 1 0 0 1 1 1 0 0 1 0 10 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0Q 2Q 1Q 0 Q 2 n+1 Q 1 n+1Q 0n+1Y1 1 0 1 0 04.卡诺图化简D 0=Q 0’D 1=Q 2’Q 1’Q 0+Q 1Q 0’XX11 0 0 1 00 01 11 10 0 1Q 1Q 0 Q 2X1 0 1 0 00 01 11 10 0 1Q 1Q 0 Q 2XX10 1 0 0 00 01 11 10 0 1Q 1Q 0Q 2D 2=Q 2Q 0’+Q 1Q 0XX0 1 1 1 00 01 11 10 0 1Q 1Q 0 Q 2Y=Q 2’Q 1’+Q 1Q 05. 电路实现(略)6. 检查无关项000001010011100101110111时序电路可以自启动。
序列信号发生器的分析与研究
序列信号发生器的分析与研究摘要信号发生器用来产生频率为20Hz～200kHz的正弦信号（低频）。
除具有电压输出外，有的还有功率输出。
所以用途十分广泛，可用于测试或检修各种电子仪器设备中的低频放大器的频率特性、增益、通频带，也可用作高频信号发生器的外调制信号源。
另外，在校准电子电压表时，它可提供交流信号电压。
在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，我们通常把这种串行数字信号叫做序列信号。
而产生序列信号的电路则称为序列信号发生器。
本文主要是通过序列信号发生器的原理、产生方式和分类，以及对电路进行设计仿真等几方面阐述了序列信号发生器分析与研究关键词：序列信号发生器电路仿真移位寄存器目录1、绪论·····················- 1 -1.1、信号发生器的简介：················- 1 -1.1.1、信号发生器简介：················· - 1 -1.1.2、信号发生器的工作原理：·············· - 1 -1.1.3、信号发生器的结构················· - 1 -1.1.4、信号发生器的分类················· - 2 -1.1.5、信号发生器的应用：················ - 2 -2、序列发生器的分析：················- 4 -2.1、序列信号发生器的介绍···············- 4 -2.2、序列信号发生器的工作原理：············- 4 -2.3、序列信号发生器的分类：··············- 4 -2.3.1、移位型序列信号发生器··············· - 4 -2.3.2、计数型序列信号发生器··············· - 5 -3、序列信号发生器的设计···············- 7 -3.1、序列信号发生器的设计：··············- 7 -3.2、序列信号发生器的实现步骤·············- 7 -3.3、器件及相关介绍：················- 13 -3.3.1、所用器件：···················- 13 -3.3.2、所用器件的介绍：················- 13 -4、结论····················- 21 -致谢·····················- 22 -参考资料···················- 23 -1、绪论1.1、信号发生器的简介：1.1.1、信号发生器简介：凡是产生测试信号的仪器，统称为信号源，也称为信号发生器，它用于产生被测电路所需特定参数的电测试信号。
序列信号发生器实验报告
序列信号发生器实验报告一、实验目的本实验旨在掌握序列信号发生器的基本原理、工作方式及其应用，熟悉序列信号发生器的使用方法，并能够正确地进行信号发生器的操作和调试。
二、实验原理序列信号发生器是一种能够产生各种复杂波形信号的电子设备，它可以通过数字信号处理技术将数字信号转换成模拟信号输出。
序列信号发生器主要由数字模块、模拟模块和控制模块组成，其中数字模块负责处理输入的数字信号，将其转换成模拟波形；模拟模块则负责对数字信号进行滤波、放大等处理；控制模块则负责对整个系统进行控制和调节。
三、实验步骤1. 打开序列信号发生器电源，并接通输出端口与示波器。
2. 进入菜单界面，选择所需的波形类型及频率。
3. 设置幅度、相位等参数，并进行调节。
4. 调节完毕后，观察示波器上输出波形是否符合预期。
四、实验注意事项1. 在使用过程中应注意安全，避免操作不当导致电击等危险情况的发生。
2. 操作时应按照正确的步骤进行，避免误操作导致设备损坏或数据丢失。
3. 在进行调节时应注意幅度、相位等参数的合理设置，以保证输出波形符合预期。
4. 在实验结束后应及时关闭设备，并将其归位。
五、实验结果分析通过本次实验，我们成功地掌握了序列信号发生器的基本原理和使用方法，能够正确地进行信号发生器的操作和调试。
在实验中，我们成功地产生了多种复杂波形信号，并观察到了输出波形的特点和变化规律。
这些结果对于我们深入理解序列信号发生器的工作原理和应用具有重要意义。
六、实验总结本次实验是一次非常有意义的实践活动，通过亲身操作和调试，我们深入理解了序列信号发生器的基本原理和使用方法，并在此过程中积累了宝贵的经验。
通过这次实验，我们不仅提高了自己的技能水平，还加深了对电子技术相关知识的认识和理解。
相信这些经历将对我们今后从事相关工作具有重要帮助。
设计序列信号发生器
数码电子学实验设计序列信号发生器报告人：XXX一．具体要求要求用D触发器和门电路设计一个产生1101001序列（序列左边先输出）的序列发生器。
二．实验目的1.熟悉原理图输出法；2.了解可编程器件的实际应用。
三．实验准备1.详解D 触发器 ①电路组成为了避免同步RS 触发器同时出现R 和S 都为1的情况，可在R 和S 之间接入非门G1，如图1所示，这种单输入的触发器称为D 触发器。
图2为其逻辑符号。
D 为信号输入端。
图1：D 触发器逻辑图 图2：D 触发器逻辑符号②逻辑功能在CP=0时，G2，G3被封锁，都输出1，触发器保持原状态不变，不受D 端输入信号的控制。
在CP=1时，G2，G3解除封锁，可接收D 端输入的信号。
如1=D 时，0=D ，触发器翻到1状态，即Q n+1=1,如0=D 时，1=D ，触发器翻到0状态，即Q n+1=0，由此可列出表1所示同步D 触发器的特性表。
表1：同步D 触发器特性表D Q n Q n+1 说明0 0 0 输出状态和D 相同 0 1 0 输出状态和D 相同 1 0 1 输出状态和D 相同 111输出状态和D 相同由上述分析可知，同步D 触发器的逻辑功能如下：当CP 由0变为1后，触发器的状态翻到和D 的状态相同； 当CP 由1变为0后，触发器保持原状态不变。
③D 触发器的名词来源D 触发器不会发生RS 触发器不确定的情形（S=1,R=1），也不会发生JK 触发器的追跑情况（J=1,K=1),那么为什么成为D 触发器呢？因为输出Q 等于输入D ，但是要经过一个CLOCK触发之后才产生，在时间上意味着有延迟时间的作用，所以称为D 型（Delay ）触发器。
2.确定移位寄存器的级数n （即需要用多少个寄存器来寄存状态）我们知道，一个D 触发器可以寄存“0”和“1”两种状态，若序列周期为P ，则信号发生器的级数n 应满足2≤P n 。
在本例中，要产生1101001这个序列，3=n 。
实验三-序列信号发生器与检测器设计
实验三序列信号发生器与检测器设计一、实验目的1．学习一般有限状态机的设计；2．实现串行序列的设计。
二、设计要求1．先设计序列信号发生器；2．再设计一个序列信号检测器，若系统检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。
三、实验设备PC机，Quartu eⅱ软件，实验箱四、实验原理CLK 脉冲CNT加一。
2、序列信号检测器状态转移图：五、实验步骤1、信号发生器1）建立工作库文件夹，输入设计项目VHDL代码，如下：L I B R A R Y I E E E;U S E I E E E.S T D_L O G I C_1164.A L L;U S E I E E E.S T D_L O G I C_A R I T H.A L L;U S E I E E E.S T D_L O G I C_U N S I G N E D.A L L;E N T I T Y X L S I G N A L16_1I SP O R T(C L K,C L R N:I N S T D_L O G I C;Z O U T:O U T S T D_L O G I C);E N D X L S I G N A L16_1;A R C H I T E C T U R E o n e O F X L S I G N A L16_1I SS I G N A L C N T:S T D_L O G I C_V E C T O R(3D O W N T O0);S I G N A L Z R E G:S T D_L O G I C;B E G I NP R O C E S S(C L K,C L R N)B E G I NI F(C L R N='0')T H E N C N T<="0000";E L S EI F(C L K'E V E N T A N D C L K='1')T H E NC N T<=C N T+'1';E N D I F;E N D I F;E N D P R O C E S S;P R O C E S S(C N T)B E G I NC A S E C N T I SW H E N"0000"=>Z R E G<='1';W H E N"0001"=>Z R E G<='1';W H E N"0010"=>Z R E G<='1';W H E N"0011"=>Z R E G<='0';W H E N"0100"=>Z R E G<='0';W H E N"0101"=>Z R E G<='1';W H E N"0110"=>Z R E G<='0';W H E N"0111"=>Z R E G<='1';W H E N"1000"=>Z R E G<='0';W H E N"1001"=>Z R E G<='1';W H E N"1010"=>Z R E G<='0';W H E N"1011"=>Z R E G<='0';W H E N"1100"=>Z R E G<='1';W H E N"1101"=>Z R E G<='0';W H E N"1110"=>Z R E G<='1';W H E N"1111"=>Z R E G<='1';W H E N O T H E R S=>Z R E G<='0';E N D C A S E;E N D P R O C E S S;Z O U T<=Z R E G;E N D o n e；2）对其进行波形仿真，如下图：3）将其转换成可调用元件如图：2、信号检测器1）建立工作库文件夹，输入设计项目VHDL代码，如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN, CLK, CLR : IN STD_LOGIC;ss : OUT STD_LOGIC_VECTOREND SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 5 ;SIGNAL D : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIND <= "10010" ;PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THENCASE Q ISWHEN 0=> IF DIN = D(4) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(3) THEN Q <= 2 ; ELSE Q <= 1 ; END IF ;WHEN 2=> IF DIN = D(2) THEN Q <= 3 ; ELSE Q <= 1 ; END IF ;WHEN 3=> IF DIN = D(1) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;WHEN 4=> IF DIN = D(0) THEN Q <= 5 ; ELSE Q <= 1 ; END IF ;WHEN OTHERS => Q <= 0 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q )BEGINIF Q = 5 THEN ss <= "1" ;ELSE ss <= "0" ;END IF ;END PROCESS ;END behav ;3）将其转换成可调用元件如图：3.序列信号检测器顶层文件1）调用序列信号发生器和序列信号检测器元件，建立工作库文件夹，输入设计项目原理图如下图：2）对总体进行波形仿真，如下图：4．管脚邦定六、实验心得1.首先用VHDL语言设计序列信号发生器和序列信号检测器模块。
序列信号发生器
2
1. 顺序脉冲发生器（1000…0类序列）
CLK Q0 Q1 Q2 Q3
1000
0001
0100
0010
有效状态
3
• 利用环形计数器器构成“1000”序列发生器
—— 注意自校正（环形计数器 ）
1000 0001
• 利用扭环计数器构成“11110000”序列发生器
—— 注意自校正（Johnson计数器 ） +5V
74x194
CLOCK
CLK
RESET_L
CLR
S1
S0
LIN
D
QD
Q0
C
QC
Q1
74x194的任何一位Q
B
QB
Q2
输出（如Q0）都可
A
QA
Q3
以实现“11110000”
RIN
序列。
6
3. 任意序列信号发生器
S0
S1
S2
Y=1
Y=1
Y=0
S5
S4
S3
Y=0
Y=0
Y=1
2、状态编码
000~101 表示 S0 ~ S5
8
3.1 利用D触发器设计一个110100序列信号发生器
3、列状态转换输出表
Q2Q1Q0 Q2* Q1* Q0* Y 000 0 0 1 1 001 0 1 0 1 010 0 1 1 0 011 1 0 0 1 100 1 0 1 0 101 0 0 0 0
14
D0-D5作为输出，从而产生所需序列。
例：产生一个6位的序列信号 110100 （清零法）
序列信号发生器设计
上述转换关系很容易实现，这里只介绍如何用存 储器实现上述转换关系：
实际电路中采用E2 PROM 2817（2k）或2864 （8k） ，仿真时用EPROM 2764（ 2817 /2864不 能仿真）。
存储器的用法
（1）如何确定存储器的地址和写入数据： 将码组变换电路的输入数据作为存储器的地址数据（低四位）；
（3）其它部分设计思路
步进电机的正转和反转控制
步数控制：四相八拍和四相四拍两种工作方式
采用存储器地址线中的A4、A5作为控制信号：
A12~A6 A5
A4
A3~A0
工作方式
步数控制 正/反转
全0
0
0
8个状态 四相八拍/正转
全0
0
1
8个状态 四相八拍/反转
全0
1
0
8个状态 四相四拍/正转
全0
D3D2D1D0 0001 01H 0011 03H 0010 02H 0110 06H 0100 04H 1100 0CH 1000 08H 1001 09H
Q3Q2Q1Q0 0000 0001 0011 0111 1111 1110 1100 1000
D3D2D1D0 0001 01H 0011 03H 0010 02H 0110 06H 0100 04H 1100 0CH 1000 08H 1001 09H
多路序列信号发生器设计
一、学习目标： 设计由555定时器、移位寄存器、存储器等器件构成的多路 序列信号输出电路，用于控制步进电机或彩灯循环。用 Proteus软件进行仿真并安装实际电路。 二、设计任务： （1）设计多路序列信号输出电路，用于控制步进电机； （2）用数码管的上四段或下四段模拟步进电机的工作； （3）步数控制：四相八拍和四相四拍两种工作方式。 （4）能控制步进电机的正转和反转 ； （5）步数显示； （6）对设计电路进行仿真和修改，并安装和调试实际电路。
6.5.3序列信号发生器
Q0Q1Q2 序列信号由 Q0 输出 (左移)
Q0Q1Q2
有重复状态，故移存器的位数取n=4
1
100111100111
1001
0011
0111
Q0Q1Q2Q3
1100
1110
1111
可以确定用一片74LS194即可 （3）作次态K图，写激励方程：SL
（4）检查自启动能力 根据激励方程，作完整的次态K图如下：
0 0 0 1 0 0 1 10 1 01 11 1 0 0 0 1 0 0 1 10 1 01 11 1
6
00
00 ×
01 ×
11
10 ×
没有自启动能力 修改设计：
• 引导无效状态进入有效循环：如状态图
引导时要注意输出端移位的特点：
Q2Q3
Q0Q1
00
00 ×
01 ×
(Q0Q1Q2 )n+1 = (Q1Q2Q3)n
11
• 重新圈K圈，如图
10 ×
SL = D3 = Q3n+1 = Q2 + Q0 Q3 = Q2 • Q0 Q3 有自启动能力
T
Oc
CP
Cr A B C D LD
0 110
0110－1111
A2 A1 A0
D0
D1
D2
D3
Y
Z
D4
D5
D6
D7
NO QD QC QB QA Z
0
0
1
1
0
1
1
0
1
1
1
1
2
1
0
0
0
0
3
1
0
0
实验八 序列信号发生器
实验八 序列信号发生器一． 实验目的1. 熟悉序列信号发生器的工作原理。
2. 学习序列信号发生器的设计方法。
二． 实验器材74LS161 四位十进制加法计数器 74LS00 四2输入与非门 74LS152 8选1数据选择器 发光二极管若干三． 实验原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。
通常把这种串行数字信号叫做序列信号。
产生序列信号的电路成为序列信号发生器。
序列信号的构成方式有多种，比较简单的方式是用计数器和数据选择器组成。
例如，产生一个8位的序列信号00010111（时间顺序由左到右）既可以用一个八进制计数器和一个8选1数据选择器组成。
如图所示，其中八进制计数器取自74LS161（4位二进制计数器）的低三位，8选1数据选择器采用74LS152。
当CP 信号连续不断地加到计数器上，C B A Q Q Q 的状态（也为74LS152的地址输入代码）按图中所示的顺序不断循环，07D D 的状态取反后就循环不断地依次出现在Y 输出端。
C B A Q Q Q由图得到Y 的状态00010111→→→→→→→0S 1S 2S 3S 4S 5S 6S 7S若要修改序列信号，只要修改加到的高. 低电平即可，而不需要更改电路结构。
因此，这种序列信号发生器电路即灵活又方便。
四． 实验内容1 设计一个七位巴克码（0100111）的产生电路，画出电路的时序图。
2 设计灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表规定的顺序转换状态。
表中的1表示“亮”，0表示“灭”。
3 用74LS160和74LS138产生序列信号电路图如下：。
信号发生器实验报告
线性电子电路实验信号发生器专业：班级：姓名：学号：实验原理：一、方案比较网上方案：参考电路：方案比较：与网上方案相比，提供的参考电路有如下几个优点：①比较简单方便，比较两张电路图，可以明显看出参考电路比较简洁，所用的原件比较少，不容易出错，便于检查，而且比较便宜。
②网上方案所用的是ua747和ua741是通用的运放器，精度不高，性能不是很好。
而参考电路用的是TL084精度高，输入电阻很大，并且运行速度很快。
③网上方案用到了选择开关来选择接入的电路，使实验变得不方便。
而参考电路属于全自动，并不需要更多操作。
④网上方案在三角波——正弦波转换电路利用了场效应管3DJ13A而参考电路只用了TL084和电阻、电容，是一种技术上的进步。
二、电路图：参数设计：R1=10K R2=22K R3=1K R4=2K R5=1K R6=1K R7=10K R8=2K R9=10K R P1=10K R P2=10K C1=10nF C2=10nF 稳压管三、电路仿真结果方波：三角波及正弦波：四、硬件实物图五、调试结果：频率大约在500Hz~5KHz六、实验总结本次实验，参考了老师给的参考资料和网上资料，使用了Multisim仿真软件进行仿真，仿真出来的结果非常符合要求，非常理想。
但是在实物焊接后，因元器件和人工的原因，出现了误差，比较容易出现失真，误差比较大。
七、体会和建议1、要熟练掌握仿真软件的使用和对电路图的理解，这样才能比较容易的理解这个实验，不容易出现失误。
2、仿真结果没有出现理想的波形图，要检查电路，对电路的节点也要检测。
要有耐心。
3、电路排线要尽可能的少，这样对于后续的电路检测有很大的帮助。
实验八 序列信号发生器
实验八序列信号发生器一．实验目的1. 熟悉序列信号发生器的工作原理。
2. 学习序列信号发生器的设计方法。
二．实验器材74LS161 四位十进制加法计数器 74LS00 四2输入与非门 74LS152 8选1数据选择器发光二极管若干三．实验原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。
通常把这种串行数字信号叫做序列信号。
产生序列信号的电路成为序列信号发生器。
序列信号的构成方式有多种，比较简单的方式是用计数器和数据选择器组成。
例如，产生一个8位的序列信号00010111（时间顺序由左到右）既可以用一个八进制计数器和一个8选1数据选择器组成。
如图所示，其中八进制计数器取自74LS161（4位二进制计数器）的低三位，8选1数据选择器采用74LS152。
当CP信号连续不断地加到计数器上，QCQBQA的状态（也为74LS152的地址输入代码）按图中所示的顺序不断循环，D0?D7的状态取反后就循环不断地依次出现在Y输出端。
QCQBQA实验八第1页实验八序列信号发生器由图得到Y的状态0?0?0?1?0?1?1?1S0 S1 S2 S3 S4 S5 S6 S7若要修改序列信号，只要修改加到的高. 低电平即可，而不需要更改电路结构。
因此，这种序列信号发生器电路即灵活又方便。
四．实验内容1 设计一个七位巴克码（0100111）的产生电路，画出电路的时序图。
2 设计灯光控制逻辑电路。
要求红、绿、黄三种颜色的灯在时钟信号作用下按表规定的顺序转换状态。
表中的1表示“亮”，0表示“灭”。
实验八第2页实验八序列信号发生器CP顺序 0 1 2 3 4 5 6 7 8 红黄绿 0 0 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 1 0 1 0 1 0 0 0 0 03 用74LS160和74LS138产生序列信号实验八第3页实验八序列信号发生器电路图如下：实验八第4页感谢您的阅读，祝您生活愉快。
(Proteus数电仿真)序列信号发生器电路设计
(Proteus数电仿真)序列信号发生器电路设计实验8 序列信号发生器电路设计一、实验目的：1．熟悉序列信号发生器的工作原理。
2．学会序列信号发生器的设计方法。
3．熟悉掌握ＥＤＡ软件工具Proteus 的设计仿真测试应用。
二、实验仪器设备：仿真计算机及软件Proteus 。
74LS161、74LS194、74LS151三、实验原理：1、反馈移位型序列信号发生器反馈移位型序列信号发生器的结构框图如右图所示，它由移位寄存器和组合反馈网络组成，从寄存器的某一输出端可以得到周期性的序列码。
设计按一下步骤进行：（1）确定位移寄存器位数n ，并确定移位 寄存器的M 个独立状态。
CP将给定的序列码按照移位规律每 n 位一组，划分为M 个状态。
若M 个状态中出现重复现象，则应增加移位寄存器的位数。
用n+1位再重复上述过程，直到划分为M 个独立状态为止。
（2）根据M 各不同状态列出寄存器的态序表和反馈函数表，求出反馈函数F的表达式。
（3）检查自启动性能。
（4）画逻辑图。
2、计数型序列信号发生器计数型序列信号发生器和组合的结构框图如图 所示。
它由计数器和组合输出网络两部分 组成，序列码从组合输出网络输出。
设计 过程分为以下两步： CP（1）根据序列码的长度M 设计模M 计数器，状态可以自己定。
（2）按计数器的状态转移关系和序列码的要求组合输出网络。
由于计数器的状态设置和输出序列没有直接关系，因此这种结构对于输出序列的更改比较方便，而且还能产生多组序列码。
四、计算机仿真实验内容及步骤、结果：1、设计一个产生100111序列的反馈移位型序列信号发生器。
1、根据电路图在protuse 中搭建电路图 组合反Q1 Q2Qn组合输Q1 Q2 Qn⑴选中protuse最左侧的compenent mode工具栏⑵选择电路所需的元器件摆放到原理图的画布上，virtual instrument mode中选择示波器摆放到画布上观察电路输出波形，然后连接线路搭建电路，如图1：仿真电路图如图1所示图1⑶打开仿真开关，观察示波器的波形，如图2：实验结果如图2所示图3 实验结果如图4所示看出实验结果为脉冲输出结果为1101000101。
实验六 序列信号发生器与序列信号检测器的设计1
实验六、序列信号发生器与序列信号检测器的设计一、实验目的1、掌握序列发生器和检测器的工作原理；2、初步学会用状态机进行数字系统设计。
二、实验要求1、基本要求1)设计一个“10001110”序列发生器；2)设计一个“10001110”序列的检测器。
2、扩展要求1）设计一个序列发生器，将8 位待发生序列数据由外部控制输入进行预置，从而可随时改变输出序列数据。
2）将8 位待检测预置数由按键作为外部输入，从而可随时改变检测密码。
写出该检测器的VHDL 代码，并进行编译下载测试。
3）如果待检测预置数以右移方式进入序列检测器，写出该检测器的VHDL 代码(两进程符号化有限状态机)。
三、实验原理1、序列发生器原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。
本实验要求产生一串序列“10001110”。
该电路可由计数器与数据选择器构成，其结构图如图6－1所示，其中的锁存输出的功能是为了消除序列产生时可能出现的毛刺现象：图6－1 序列发生器结构图2、序列检测器的基本工作过程：序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
状态图如图6－2所示：图6－2 序列检测器状态图3、利用状态机设计序列检测器的基本思想在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。
同时，状态机的设计方法也是数字系统中一种最常用的设计方法。
一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。
序列信号发生器VHDL设计实验报告
实验三序列信号发生器VHDL设计一、实验目的1、设计一个序列信号发生器，可以在时钟的作用下周期性的产生1110010序列信号2、学习时序电路的设计方法;3、掌握产生周期性信号电路的设计方法;4、掌握同步和异步概念;5、掌握仿真的目的和作用;二、实验环境QuartusII 、PC机、GW-PK2 EDA实验箱三、实验原理给出原理图，说明行为描述方式设计序列信号发生器的原理。
可以产生周期信号的序列信号发生器由计数器和译码器构成。
若想产生1110010序列信号，则需要三位二进制计数器，从000记到110，当时钟是上升沿时，若当前记到110，则将计数清为000，再从头开始，否则计数加1，译码器将每个三位二进制数转换为一位序列信号，计数器和译码器分别由两个进程实现。
四、实验内容及要求利用QuartusII完成序列信号发生器的VHDL设计及仿真测试，给出仿真波形,进行引脚锁定,并在实验箱上进行硬件验证。
五、实验步骤（1）用文本方式输入设计文件并存盘①创建工程，利用“New Preject Wizard”创建此设计工程。
选择菜单“File” “New Preject Wizard”，点击Next，即可弹出工程设置对话框点击此框最上一栏右侧的按钮“…”，设置工程路径，找到文件夹D:\Quartus8\vhdl_code\three，填写工程名和顶层文件名称后，点击Next按钮进行下一步。
②添加设计源程序。
如果已有源程序，可以在此加入到工程中，如果没有点击Next进行下一步。
③选择目标芯片。
首先在“Family”栏选芯片系列，在此选“ACEX1K”系列，选择此系列的具体芯片：EP1K30TC144-3。
④选择仿真器和综合器类型。
点击上图的Next按钮，这时弹出的窗口是选择仿真器和综合器类型的，如果都是选默认的“NONE”，表示都选QuartusII中自带的仿真器和综合器，因此，在此都选默认项“NONE”。
⑤结束设置。
序列信号发生器和序列信号检测器
南昌大学实验报告学生姓名：学号：专业班级：实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验三序列信号检测器设计（一）实验目的1.进一步熟悉PH-1V型实验装置和QuartusⅡ软件的使用方法；2.学习有限状态机法进行数字系统设计；3.学习使用原理图输入法进行设计。
（二）设计要求完成设计、仿真、调试、下载、硬件测试等环节，在PH-1V型EDA实验装置上实现一个串行序列信号发生器和一个序列信号检测器的功能，具体要求如下：1.先用原理图输入法设计0111010011011010序列信号发生器;2.其最后8BIT数据用LED显示出来；3.再设计一个序列信号检测器，检测上述序列信号，若检测到串行序列“11010”则输出为“1”，否则输出为“0”；（三）主要仪器设备1.微机 1台2.QuartusII集成开发软件1套3.PH-1V型EDA实验装置1套（四）实验总体设计本实验要求先设计一个信号发生器，采用原理图设计方法，要求产生0111010011011010序列，16位，便可采用74161计数器和74151选择器，161计数输出QD,QC,QB,QA从0000计至1111，然后将161计数输出低三位QC,QB,QA分别接到151的C，B，A端，高位QD用来控制151两片的片选，即两片151分别实现序列的高八位和低八位的输出。
最后将二片151的输出相或便可得到最后要产生的序列。
序列检测器即为一个状态机，首先画出状态转移图，根据状态转移图设计出序列检测器，当检测到预置的序列，则RESULT输出1，否则输出0 （五）实验重难点设计1. 用原理输入法设计序列信号发生器(1)打开Quartus II软件，进入编辑环境。
(2)创建新的原理图BDF文件，命名为FASHENGQI，根据其总体设计思路设计出如下原理图：1. 用文本输入法设计序列信号检测（1）打开Quartus II软件，进入编辑环境。
（2）创建新的文本文件VHDL，命名为ztj，根据状态机总体设计思路设计出如（3）下语句程序：library ieee;use ieee.std_logic_1164.all;entity ztj isport (clk,reset: in std_logic;x: in std_logic;result: out std_logic);end ztj;architecture behav of ztj istype m_state is(s0,s1,s2,s3,s4,s5);signal present_state,next_state:m_state;signal temp:std_logic;beginprocess(reset,clk)beginif reset ='1' thenpresent_state<=s0;elsif clk='1' and clk'event thenresult<=temp;present_state<=next_state;end if;end process;（4）经编译成功后，点击File---Creat/Update---Creat Simbol Files For Current File 后生成STAKE模块如下:（1）打开Quartus II软件，进入编辑环境。
数电实验报告序列信号发生器的设计与实现
北京邮电大学数字电路与逻辑设计实验报告姓名：李金隆学号： 09210947--15班级: 2009211204学院: 电子工程学院2011年5月1日一、实验名称：序列信号发生器的设计与实现二、实验任务要求：1、用VHDL语言设计实现一个信号发生器，产生的序列码为01100111，仿真验证其波形，并下载到实验板测试。
2、用VHDL语言设计实验一个序列长度为7的M序列发生器，仿真验证其功能，并下载到实验班测试。
三、设计思路与过程1、序列信号发生器序列信号发生器的端口由一个时钟输入和两个输出，信号序列输出q_out和时钟输出clk_outt组成。
程序由两个进程构成，第一个进程p1描述状态逻辑，使用if语句实现自启动；第二个进程p2描述输出逻辑，用case语句完成其功能。
根据题目要求，在第1、4、5位置上输出为“0”，在其他位置上输出为“1”，每8位实现一次循环。
在实验过程中，首先在建立Quartus II软件中建立工程，然后再工程中建立VHDL文件，输入程序代码后保存调试，编译成功后，建立Vector Waveform文件进行仿真，仿真完毕后，在程序中引入分频器，编译，锁定引脚后，下载到实验板验证其功能。
在实验板上用一个开关代表clear清零，两个LED一个显示输出序列，一个显示时钟序列clk_outt。
2、M_序列信号发生器M_序列信号发生器的端口由一个时钟输入clk和两个信号输出，时钟输出clk_outt和序列信号输出q_out组成，进程p1描述状态逻辑，用if语句完成循环。
实验过程与实验1类似。
四、VHDL程序源代码1、序列信号发生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xinhao ISport(clk:in std_logic;clear:in std_logic;q_out:out std_logic;clk_outt:out std_logic);--用户定义的输入输出及类型end xinhao;architecture a of xinhao iscomponent div50mport(clk_in:in std_logic;clk_out:out std_logic);--用户定义分频器的输入输出及类型end component;signal tmp: integer range 0 to 7;signal clock: std_logic;--用户定义的信号及其类型beginu1: div50m port map(clk_in=>clk,clk_out=>clock);--分频器的引入p1:process(clock)--第一个进程p1描述状态逻辑beginif clock'event and clock='1' thenif tmp=7 thentmp<=0;elsetmp<=tmp+1;end if;end if;end process p1;p2: process(clear,tmp)—第二个进程描述输出逻辑beginif clear='0' thenq_out<='0';elsecase tmp iswhen 0|3|4 =>q_out<='0';when others =>q_out<='1';end case;end if;end process p2;clk_outt<=clk;end a;2、M序列信号发生器library IEEE;USE IEEE. std_logic_1164.all;entity m_xulie isport (clk:in std_logic;q_out:out std_logic;clk_outt:out std_logic);--用户定义的输出输入及类型end m_xulie;architecture a of m_xulie iscomponent div50mport(clk_in:in std_logic;clk_out:out std_logic);--用户定义分频器的输入的输出及类型end component;signal tmp:std_logic_vector (2 downto 0);signal clock: std_logic;beginu1: div50m port map(clk_in=>clk,clk_out=>clock);--分频器的引入 p1:process(clk)—第一个进程P1描述状态逻辑beginif tmp= "000" then tmp <="001"; elsif clk'event and clk ='1' then tmp(0)<=tmp(0) xor tmp(2);tmp(1)<=tmp(0);tmp(2)<=tmp(1);end if;end process p1;q_out<=tmp(2);--数列信号的输出clk_outt<=clk;end a;五、RTL电路图1、序列信号发生器2、M_序列信号发生器六、仿真波形及其分析1、序列信号发生器从波形仿真图中可以看出，在时钟信号的上升沿，输出信号序列开始按01100111变化，当clear清零时，序列输出q_out也为“0”，时钟输出clk_outt相对于时钟输入clk有一定的时间延迟。
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4 行为仿真
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参照P153页加入激励代码，保存。进行语法检查。
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5 设计综合
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6 设计实现
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6 设计实现
上页目录 XC3S50AN芯片管脚与实验箱插座对应关系 下页
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1 启动工程设计向导
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1 启动工程设计向导
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2 新建顶层文件为原理图的工程
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2 新建顶层文件为原理图的工程
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放置器件符号： 计数器
3 新建原理图文件
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放置器件符号： 多路复用器
3 新建原理图文件
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放置器件符号： 电源
可编程器件XC3S50AN实验板：
使用前用短接线将实验箱插座“20”脚插孔和实验箱 “GND”相连接，“40”脚插孔和实验箱“+5V”相连接。 Xilinx XC3S50芯片管教与实验箱插座对应关系表如附表1-1 所示。
打斜纹的管脚请勿使用
可接CLK信号
并口线必须在关闭电源的情况下插拔！！！
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接+5V
可编程器件XC3S50AN小板
21~39号插 孔(I/O)
与计算机的接 口
复杂可编程逻辑器 件XC3S50AN
接GND
3~19号插孔 (I/O)
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6 设计实现
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7 下载调试
在project文件夹生 成一个.bit文件
工程目录下会生成一个.bit文件
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3 新建原理图文件
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放置器件符号： 地线
3 新建原理图文件
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放置器件符号： 与门
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放置器件符号： 输入口
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3 新建原理图文件
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放置器件符号： 连线
3 新建原理图文件
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3 新建原理图文件
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电工D电G子第DZ实2-次2验型（二）
电工电子综合实验箱
序列信号发生器
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实验内容
可编程器件应用：序列码产生电路的设计与实现
设计要求：设计一个 “1010010”序列信号发生器 ，左边一位最先输出。
设计分析：该电路可由一个模7计数器和一个数据 选择器（7选1数据选择器）构成。
具体过程见下册书P149
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7 下载调试
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8 验证设计功能
Ø按设计的电路管脚接线； Ø用示波器观察输出波形； Ø验证功能设计。