数字电子技术第四章(阎石第六版)ppt课件
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数字电子技术第四章(阎石第六版)
' RBI • 灭零输入 ：置0时可将整数位或小数位多余 的零熄灭。
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
• 灭灯输入/灭零输出 BI ' RBO' ：双功能输入输出端。 • BI ' 0 ，无论输入状态是什么，数码管熄灭。 ' RBO 0 ，表示译码器将本来应该显示的零熄灭了 •
《数字电子技术基础》第六版
例：利用 和 RBO 的配合，实现多位显示系 统的灭零控制
Ye ( A2 A1' A0 )'
' ' ' Y f ( A3 A2 A0 A2 A1 A1 A0 )' ' ' Yg ( A3 A2 A1' A2 A1 A0 )'
《数字电子技术基础》第六版
附加控制端的功能和用法
' LT • 灯测试输入
• LT ' 0 时，七段数码管同时亮，检查各段能否正 常发光，平时应置 LT ' 1
与或形式
与非-与非形式
《数字电子技术基础》第六版
4.4 若干常用组合逻辑电路 4.4.1 编码器 • 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码 • 普通编码器 • 优先编码器
《数字电子技术基础》第六版
一、普通编码器
• 特点：任何时刻 只允许输入一个 编码信号。 • 例：3位二进制 普通编码器
0
0 0 1 0
0
0 0 0 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
《数字电子技术基础》第六版
Y2 I 4 I 5 I 6 I 7 Y1 I 2 I 3 I 6 I 7 Y0 I1 I 3 I 5 I 7
数字电子技术基础(第四版)阎石第4章
CP
CP S R Qn Qn1
0 t
0
0 1 1
X
X 0 0
X
X 0 0
0
1 0 1
0
1 0 1
RD
0 S 0 R 0 Q 0 t t
1
1 1 1 1 1
1
1 0 0 1 1
0
0 1 1 1 1
0
1 0 1 0 1
1
1 0 0 1* 1*
t
Q
0
t
在CLK
1期间，Q和Q可能随S、R潍坊学院 信息与控制工程学院 变化多次翻转
潍坊学院 信息与控制工程学院
《数字电子技术基础》第四版
主从SR触发器的 表4.2.4 特性表如表4.2.4所示， CP S R 和电平触发的SR触发 × × × 器相同，只是CP作用 0 0 的时间不同
0 0 0 1 0 1 1 0 0 1 1
Q × 0 1 0 1 0 1 0 1
Q* Q 0 1 0 0 1 1 1* 1*
0
1 1 1 0 0 0* 0*
S D和R D同时为0 Q ,Q同为 1
潍坊学院 信息与控制工程学院
《数字电子技术基础》第四版
4.2.2 同步RS触发器的电路结构与动作特点
在数字系统中，常常要求某些触发器在同一时刻动作，这 就要求有一个同步信号来控制，这个控制信号叫做时钟信号 （Clock pulse），简称时钟，用CP表示。这种受时钟控制的 触发器统称为时钟触发器。 一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发器）的基 本电路结构及图形符号。
潍坊学院 信息与控制工程学院
《数字电子技术基础》第四版
2. 主从 JK触发器 为解除约束 即使出现 S R 1的情况下， Q n 1也是确定的
CP S R Qn Qn1
0 t
0
0 1 1
X
X 0 0
X
X 0 0
0
1 0 1
0
1 0 1
RD
0 S 0 R 0 Q 0 t t
1
1 1 1 1 1
1
1 0 0 1 1
0
0 1 1 1 1
0
1 0 1 0 1
1
1 0 0 1* 1*
t
Q
0
t
在CLK
1期间，Q和Q可能随S、R潍坊学院 信息与控制工程学院 变化多次翻转
潍坊学院 信息与控制工程学院
《数字电子技术基础》第四版
主从SR触发器的 表4.2.4 特性表如表4.2.4所示， CP S R 和电平触发的SR触发 × × × 器相同，只是CP作用 0 0 的时间不同
0 0 0 1 0 1 1 0 0 1 1
Q × 0 1 0 1 0 1 0 1
Q* Q 0 1 0 0 1 1 1* 1*
0
1 1 1 0 0 0* 0*
S D和R D同时为0 Q ,Q同为 1
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《数字电子技术基础》第四版
4.2.2 同步RS触发器的电路结构与动作特点
在数字系统中，常常要求某些触发器在同一时刻动作，这 就要求有一个同步信号来控制，这个控制信号叫做时钟信号 （Clock pulse），简称时钟，用CP表示。这种受时钟控制的 触发器统称为时钟触发器。 一、电路结构与工作原理 图5.3.1所示为电平触发SR触发器（同步SR触发器）的基 本电路结构及图形符号。
潍坊学院 信息与控制工程学院
《数字电子技术基础》第四版
2. 主从 JK触发器 为解除约束 即使出现 S R 1的情况下， Q n 1也是确定的
数字电子技术基本教程阎石组合逻辑电路PPT学习教案
控制端扩展功能举例：
例： 用两片8-3线优先编 码器
A15
16-4优先编码器
其中，
的优先权最 第15页/共39页
高。。。
第一片为高优先 权。只有(1)无编码 输入时，(20
对A’15~A’8 编码。
低三位输出应是 两片的输出的“或 ”
第16页/共39页
第25页/共39页
第26页/共39页
三、显示译码器
用来驱动各种显示器件，从而将用二进制代码表示的数字、
文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显 示译码器。
1. 七段字符显示器（LED数码管、荧光数码管、
液晶数码管等）
ab cd
a
b
a
c
+VCC
a
a
b
f
b
d
g
e
e
c
d
f
g
c d
f gb
I0不连接（NC）
I0
Y2 I4 I5 I6 I7 Y1 I 2 I3 I6 I7 Y0 I1 I3 I5 I7
第10页/共39页
二、优先编码器
特点：允许同时输入两个以上
的编码信号，但只对其中优先
权最高的一个进行输 编码入 。 输 出
例：8线-3线优先 编码器
I0 I1 XX XX
I2 I3 I4 X XX X XX
I5 I6 I7 Y2 Y1 Y0 XX1 1 1 1 X1 0 1 1 0
X X X XX 1 0 0 1 0 1
（设I7优先权最高 …I0优先权最低）
X X X X1 0 0 0 1 0 0 XXX10 0 0 0 0 1 1
X X1 00 0 0 0 0 1 0
教学课件 数字电子技术第六版 阎石
故
(173)10 (10101101 )2
0
二、十－二转换
小数部分: ( S )10 k1 21 k2 22 km 2m 左右同乘以2
2( S )10 k1＋(k2 21 k3 22 km 2m1 ) 同理
例：
2(k2 21 k3 22 km 2m1 ) k2＋(k3 21 km 2m2 )
(0101 ,1110 .1011 ,0010 )2
(5
E
B
2)16
四、十六－二转换
例：将(8FA.C6)16化为二进制
(8
F
A.
C
6)16
(1000 1111 1010 . 1100 0110 )2
五、八进制数与二进制数的转换
例：将(011110.010111)2化为八进制 (011 110 . 010 111)2
0.8125
2 1.6250
整数部分＝ 1 ＝k1
0.6250
2 1.2500
整数部分＝ 1 ＝k2
故
(0.8125 )10 (0.1101 )2
0.2500
2 0.5000
整数部分＝ 0 ＝k3
0.5000
2 1.000
整数部分＝ 1 ＝k4
三、二－十六转换
例：将(01011110.10110010)2化为十六进制
码
两个补码表示的二进制数相加时的符号位讨论
例：用二进制补码运算求出
13＋10 、13－10 、－13＋10 、－13－10
13 0 01101
13 0 01101
解：
10 0 01010
10 1 10110
23 0 10111
3 0 00011
数字电子技术基本教程 阎石 4组合逻辑电路2
≥1 & 1 B1 & 1 A0
≥1 & 1 B0 A'>B' A'<B' A'=B'
串联扩展
比 较 输 出
A>B A<B A=B A11 B11 „
A'>B' A'<B' A'=B' A8 B8
A>B A<B A=B A7 B7
A'>B' A'<B' A'=B'
A>B A<B A=B
A'>B' A'<B' A'=B'
2k+1
FOD FEV
FOD A B C D
A B C D
=1 =1
=1
1
FOD FEV
集成8位奇偶校验器74LS180
A B C D E F G H
2k+1 FOD
74180
FEV
ODD
EVEN
A～H 中 1的个数
偶数 奇数 偶数 奇数 X X
EVEN 1 1 0 0 1 0
ODD 0 0 1 1 1 0
0 0 0 0 0 1 0 1 0 1 1 1 1 1 0 1
0 1 1 0 1 0 0 1
0 0 0 1 0 1 1 1
0 0 0 1 1 1 0 1
74LS183
二、多位加法器
1. 串行进位加法器 把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
(CI )i (CO )i 1
数字电子技术基础阎石主编PPT课件
Y0 ((DB)(DC)) DB DC
第7页/共114页
由真值表知：该电路可用来判别输入的4位二进制数数值的范围。
第8页/共114页
A B (A B) CI ( A B)CI
AB
S A B CI CO (A B)CI AB
第9页/共114页
S A B CI CO (A B)CI AB
0 1 1 1 1 1 0 × ×低电平1表示“0 电路1 工 1 0 0 1 1 1 1 1 1 0 ×作，且1有编码1 输入0 ” 1 0
0 11111110
1 1 1 10
输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效
第24页/共114页
例4.3.1：试用两片74LS148组成16线－4线优先编码器。
f
gb
e
c
d
第43页/共114页
ab cd
a
f
b
g
e
c
d
ef gh (a) 外形图
a b c d e f g h
(b) 共阴极
第44页/共114页
+VCC a b c d e f g
h (c) 共阳极
a
510
Ya
510 b
Yb
g
510
Yg
a
发
f
g
b
光
二
极 管
e
c
d
Ya-Yg: 控制信号 高电平时,对应的LED亮 低电平时,对应的LED灭
1
1
第19页/共114页
4.3 若干常用的组合逻辑电路
§4.3.1 编码器
编码：用二进制代码来表示某一信息（文 字、数字、符号）的过程。
第7页/共114页
由真值表知：该电路可用来判别输入的4位二进制数数值的范围。
第8页/共114页
A B (A B) CI ( A B)CI
AB
S A B CI CO (A B)CI AB
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S A B CI CO (A B)CI AB
0 1 1 1 1 1 0 × ×低电平1表示“0 电路1 工 1 0 0 1 1 1 1 1 1 0 ×作，且1有编码1 输入0 ” 1 0
0 11111110
1 1 1 10
输入：逻辑0(低电平）有效 输出：逻辑0(低电平）有效
第24页/共114页
例4.3.1：试用两片74LS148组成16线－4线优先编码器。
f
gb
e
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d
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ab cd
a
f
b
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d
ef gh (a) 外形图
a b c d e f g h
(b) 共阴极
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+VCC a b c d e f g
h (c) 共阳极
a
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Ya
510 b
Yb
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Yg
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发
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光
二
极 管
e
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d
Ya-Yg: 控制信号 高电平时,对应的LED亮 低电平时,对应的LED灭
1
1
第19页/共114页
4.3 若干常用的组合逻辑电路
§4.3.1 编码器
编码：用二进制代码来表示某一信息（文 字、数字、符号）的过程。
清华大学《数字电子技术基本教程》教学课件.pptx
Mealy型：Y F ( X , Q) Moore型：Y F (Q)
与X、Q有关 仅取决于电路状态
6.2 时序电路的分析方法
《数字电子技术基本教程》
分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。
一般步骤：
①根据给定的逻辑图写出存储电路中每个触发器输入端的逻 辑函数式，得到电路的驱动方程。
R’D S1 S0 工作状态 0 X X 置零 1 0 0 保持 1 0 1 右移 1 1 0 左移 1 1 1 并行输入
《数字电子技术基本教程》
6.3.3 计数器
• 用于计数、分频、定时、产生节拍脉冲等
• 分类： 按时钟分，同步、异步 按计数过程中数字增减分，加、减
……
1. 异步计数器
异步二进制加法计数器 在末位+1时，从低位到高位逐位进 位方式工作。 原则：每1位从“1”变“0”时，向高
6.1 时序逻辑电路的特点和逻辑功能的描述 一、时序逻辑电路的特点 1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还
与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加
2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
《数字电子技术基本教程》
二、时序电路的一般结构形式与功能描述方法
因为 触发器有延迟时间t pd 所以 CLK 到达时，各触发器按前一级触发器原来的状态翻转
数据依次右移1位
《数字电子技术基本教程》
应用： 代码转换，串 并 数据运算
《数字电子技术基本教程》
器件实例：74LS 194A，左/右移，并行输入，保持，异步 置零等功能
并行输入
并行输出
《数字电子技术基本教程》
与X、Q有关 仅取决于电路状态
6.2 时序电路的分析方法
《数字电子技术基本教程》
分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。
一般步骤：
①根据给定的逻辑图写出存储电路中每个触发器输入端的逻 辑函数式，得到电路的驱动方程。
R’D S1 S0 工作状态 0 X X 置零 1 0 0 保持 1 0 1 右移 1 1 0 左移 1 1 1 并行输入
《数字电子技术基本教程》
6.3.3 计数器
• 用于计数、分频、定时、产生节拍脉冲等
• 分类： 按时钟分，同步、异步 按计数过程中数字增减分，加、减
……
1. 异步计数器
异步二进制加法计数器 在末位+1时，从低位到高位逐位进 位方式工作。 原则：每1位从“1”变“0”时，向高
6.1 时序逻辑电路的特点和逻辑功能的描述 一、时序逻辑电路的特点 1. 功能上：任一时刻的输出不仅取决于该时刻的输入，还
与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加
2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
《数字电子技术基本教程》
二、时序电路的一般结构形式与功能描述方法
因为 触发器有延迟时间t pd 所以 CLK 到达时，各触发器按前一级触发器原来的状态翻转
数据依次右移1位
《数字电子技术基本教程》
应用： 代码转换，串 并 数据运算
《数字电子技术基本教程》
器件实例：74LS 194A，左/右移，并行输入，保持，异步 置零等功能
并行输入
并行输出
《数字电子技术基本教程》
《数字电子技术基础》第四章习题(阎石主编,第四版)
页眉内容
[题4.2] 画出图P4.2由或非门组成的基本RS触发器输出端Q、Q的电压波形，输入端S D、R D的电压波形如图中所示。
答案：
见图A4.2。
[题4.5] 在图P4.5电路中，若CP、S、R电压波形如图中所示，试画出Q、Q端与之对应的电压波形。
假定触发器的初始状态为Q=0。
答案见图A4。
5
R各输入端的电压波形如图P4.8所示，[题4.8] 若主从结构RS触发器的CP、S、R、
D
1
S ，试画出Q、Q端对应的电压波形。
D
答案：
见图A4.8。
[题4.9] 已知主从结构JK触发器J、K和CP的电压波形如图P4.9所示，试画出Q、Q 端对应的电压波形。
设触发器的初始状态为Q=0。
答案：
见图A4.9。
[题4.11] 已知维持阻塞结构D触发器各输入端的电压波形如图P4.11所示，试画出Q、Q端对应的电压波形。
答案：
见图A4.11。
[题4.13] 设图P4.13中各触发器的初始状态皆为Q=0，试画出在CP信号连续作用下各触发器输出端的电压波形。
答案：
见图A4.13。
如图中所示。
设触发器的初始状态均为Q=0。
见图A4.20。
[题4.22] 试画出图P4.22电路在一系列CP信号作用下Q1、Q2、Q3的输出电压波形。
触发器均为边沿触发结构，初始状态均为Q=0。
答案：
见图A4.22。
数字电子技术4[1]
![数字电子技术4[1]](https://img.taocdn.com/s3/m/8424966f33d4b14e8424686c.png)
SQn
R S Qn Qn+1
R 00 01 11 10
0000 特 0011
0
11 1
性 0101
1
××
0111
表 1000
同步RS触发器Qn+1的卡诺图
1 1 1
0 1 1
1 0 1
0 ×
特性方程
×
RS = 0(约束条件)
PPT文档演模板
数字电子技术4[1]
[例] 试对应输入波形画出下图中 Q 端波形。
(称为状态的翻转)。输入信号消失后，新状态可长期 保持下来，因此具有记忆功能，可存储二进制信息。
一个触发器可存储 1 位二进制数码
PPT文档演模板
数字电子技术4[1]
触发器的作用
触发器和门电路是构成数字电路的基本单元。 触发器有记忆功能，由它构成的电路在某时刻的输 出不仅取决于该时刻的输入，还与电路原来状态有关。 而门电路无记忆功能，由它构成的电路在某时刻的输 出完全取决于该时刻的输入，与电路原来状态无关；
PPT文档演模板
数字电子技术4[1]
四、一些约定
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
不定状态：
Qn=1，Qn=1 Qn=0，Qn=0
现态：触发器在接受信号之前所处的状态。 记为Qn。
次态：触发器在接收信号之后建立的新的稳 定状态，记为Qn+1。
PPT文档演模板
数字电子技术4[1]
同步 D 触发器功能表
CP D Qn+1 说明
1 0 0 置0 1 1 置1
0
Qn 不变
数字电子技术4[1]
[例] 试对应输入波形画出下图中 Q 端波形(设触发器
阎石《数字电子技术基础》(第6版)配套题库-章节题库(第4~5章)【圣才出品】
图 4-2 【答案】F＝X·Y＋Y·Z＋X·Z 【解析】3-8 译码器逻辑方程为 F＝X′Y′Z′Y0＋X′Y′ZY1＋X′YZ′Y2＋X′YZY3＋XY′Z′Y4＋ XY′ZY5＋XYZ′Y6＋XYZY7＝X′YZ＋XY′Z＋XYZ′＋XYZ＝XY＋YZ＋XZ。
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
7 / 190
4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
7 / 190
4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
数字电子技术基础阎石课件
2006年
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8.4.3 GAL的输入特性和输出特性
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【例8.3.2 】 用PAL设计一个4为循环码计数器,并 要求所设计的计数器具有置零和对输出进行三态 控制的功能.
2006年
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2006年
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8.4 通用阵列逻辑GAL
GAL是在PAL器件的基础上发展起来的。它的基本结构 与PAL相同，即“与阵列可编程或阵列可固定”。但 GAL采用了电可擦除，电可改写的CMOS半导体制造工 艺，使得GAL器件不仅可以反复擦除、改写，为修改 设计带来了灵活性，而且降低了功耗，集成度也大大 提高。另外，GAL的逻辑结构采用了输出逻辑宏单元 OLMC，可以根据应用的不同配置成不同的输出结构。 一片GAL即可以配置为组合逻辑电路，也可以使时序 逻辑电路或者是两者的组合，很灵活。
数字电子技术基础阎石 课件
2020/11/21
数字电子技术基础阎石课件
8.1 概 述
l 图8.1.1 PLD电路中门电路的惯用画法 （a）与门
l （b）输出恒等于0的与门 l （c）或门 l （d）互补输出的缓冲器 l （e）三态输出的缓冲器
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图8.1.1 PLD电路中门电路的惯用画法
（a）与门（b）输出恒等于0的与门（c）或门 （d）互补输出的缓冲器（e）三态输出的缓冲器
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*8.2 现场可编程逻辑阵列（FPLA）
l 图8.2.1 FPLA的基本电路结构 l 图8.2.2 FPLA的异或输出结构 l 图8.2.3 时序逻辑型 FPLA的电路结构
数字电子技术基础第4章数字电子技术基础课件
2. RS 之间有约束 同步RS触发器在使用过程中，如果违反了RS＝0的约 束条件，则可能出现下列四种情况： ⑴ CP =1期间，若R=S=1，则将出现Q端和Q端均为高 电平的不正常情况。 ⑵ CP =1期间，若R、S分时撤销，则触发器的状态决 定于后撤销者。
(4-27)
⑶ CP =1期间，若R、S同时从1跳变到0 则会出现竞 态现象，而竞争结果是不能预先确定的。
Q SQ
Q RQ
有两个输 出端，一 个无小圆 圈，为Q 端，一个 有小圆圈， 为Q端。
(4-6)
二、工作原理
Q
0
Q
1
SR
Q
10
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。
则Qn+1=0，即根据输入信号D取值不同，触发器 既可以置1，也可以置0。
由于电路是在同步RS触发器基础上经过改 进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存
CP=1期间，输出端随输入端的变化而变化； 只有当CP脉冲下降沿到来时才锁存，锁存的内 容是CP下降沿瞬间amp;
Q
& G2 R
& G4
Q
Q
时钟信号 S CP R
S CP R 曾用符号
Q
Q
S CP R
时钟信号
与非门G1、G2构成基本触发器，与非门G3、 G4是控制门，输入信号R、S通过控制门进行 传送，CP称为时钟脉冲，是输入控制信号。
(4-27)
⑶ CP =1期间，若R、S同时从1跳变到0 则会出现竞 态现象，而竞争结果是不能预先确定的。
Q SQ
Q RQ
有两个输 出端，一 个无小圆 圈，为Q 端，一个 有小圆圈， 为Q端。
(4-6)
二、工作原理
Q
0
Q
1
SR
Q
10
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称将触发器置0或复位。R端称为触发 器的置0端或复位端。
则Qn+1=0，即根据输入信号D取值不同，触发器 既可以置1，也可以置0。
由于电路是在同步RS触发器基础上经过改 进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存
CP=1期间，输出端随输入端的变化而变化； 只有当CP脉冲下降沿到来时才锁存，锁存的内 容是CP下降沿瞬间amp;
Q
& G2 R
& G4
Q
Q
时钟信号 S CP R
S CP R 曾用符号
Q
Q
S CP R
时钟信号
与非门G1、G2构成基本触发器，与非门G3、 G4是控制门，输入信号R、S通过控制门进行 传送，CP称为时钟脉冲，是输入控制信号。
数字电子技术基础阎石
截止 导通
T4 导通
输出
高电平
第15页/共33页
（2）当输入为高电平（I = 3.6 V） T2、T3饱和导通 T1:倒置的放大状态。
T4和D截止。 使输出为低电平. vO=vC3=VCES3=0.2V
第16页/共33页
输入 低电平 高电平
T1 饱和
T2 截止
倒置工作 饱和
逻辑真值表
输入A 0 1
(1)EN 0, P 1, D截止，为“工作状态” Y ( AB) (2)EN 1, P 0, D导通，为“高阻状态” Y Z
第31页/共33页
三态门的用途
第32页/共33页
感谢您的观看！
第33页/共33页
第28页/共33页
3、外接负载电阻RL的计算
OC门同时截止，
截止漏电流为IOH ,负载输入电流为I IH
为保证VO VOH ,
则VCC RL (nIOH m IIH ) VOH
所以RL
V
' CC
VOH
nIOH m IIH
RL(max)
第29页/共33页
3、外接负载电阻RL的计算
当仅一个OC门导通，
且不随iB增加而 增加
VCE＝VCC－iCRc VCES ≈ 0.2~0.3 V
c、e间等 效内阻
很大，约为 数百千欧，相 当于开关断开
可变
第12页/共33页
很小，约为数 百欧，相当于 开关闭合
六 、三极管反相器
• 三极管的基本开关电路就是非门 实际应用中，为保证
VI=VIL时T可靠截止，常在 输入接入负压。
OC门
第25页/共33页
2、OC门的结构特点
输出端为OC三极管T5，T5可承受较大电压、电流， 如SN 7407 : 40mA / 30V 工作时需要外接RL ,VCC;只要RL ,VCC取值合适，定可使
数字电子技术四阎石六版PPT课件
y1 f1(a1a2 an )
y2 f2(a1a2 an )
ym
fm(a1a2
a
）
n
Y F ( A)
《数字电子技术基础》第六版
4.2 组合逻辑电路的分析方法
所谓分析给定的组合逻辑电路，就是要通过分析找出电路 的逻辑功能。
《数字电子技术基础》第六版
4.2 组合逻辑电路的分析方法
一般从逻辑函数式不能立刻看出电路的逻辑功能和用途， 需转化为真值表的形式。
附加 控制端
Yi' (S mi)'
《数字电子技术基础》第六版
Y2 I4 I5 I6 I7 Y1 I2 IN3o I6 I7 Y0 I1 ImI3age I5 I7
《数字电子技术基础》第六版
No Image
二、优先编码器
《数字电子技术基础》第六版
• 特点：允许同 时输入两个以 上的编码信号 ，但只对其中 优先权最高的 一个进行编码 。
• 例：8线-3线优 先编码器
Y0
A
' 2
A
' 1
A
' 0
m0
Y1
A
' 2
A
' 1
A
0
m1
用电路进行实现
Y2
A
' 2
A
1
A
' 0
最
m
2
小 项
...
译 码
Y7 A2A1A0 m 7 器
0(0V )1(3V 1) (3V )
0V 0.7V
3.7V
用二极管与门阵 列组成的3线－8 线译码器
集成译码器实例：74HC138
SS3S2S1
精品课件-数字电子技术-第4章
第4章 小规模时序电路及其应用
图4-15 例4.3波形
第4章 小规模时序电路及其应用
当第1个CP脉冲的下降沿到来时, JK=10，则触发器置1， Q为1；当第２个CP脉冲的下降沿到来时，JK=00，则触发器状 态保持不变，Q仍为１；当第３个CP脉冲的下降沿到来时， JK=01，则触发器置0，Q为0；当第４个CP脉冲的下降沿到来 时，JK=00，则触发器状态保持不变，Q仍为0；当第５个CP脉 冲的下降沿到来时，JK=11，则触发器状态翻转，Q 转变为1。
第4章 小规模时序电路及其应用
【例4.4】 上升沿触发的JK触发器的CP脉冲和输入信号 J、 K的波形如图4-16 所示， 画出触发器输出Q的波形（设Q 的初始状态为“0”）。
解: 由于上升沿JK触发器是上升沿触发的， 因此作图时 应首先找出各CP脉冲的上升沿，再根据当时的输入信号J、K 得出输出Q，作出波形如图4-16所示。
第4章 小规模时序电路及其应用
表4-1 基本RS触发器真值表
第4章 小规模时序电路及其应用
2) 特征方程 基本RS触发器的次态与现态及输入间的关系也可以用逻辑 函数表示。将基本RS触发器的真值表填入卡诺图，得到Qn+1函 数的卡诺图，如图4-4所示。通过卡诺图化简得到
第4章 小规模时序电路及其应用
第4章 小规模时序电路及其应用
图4-8 时钟RS (a) 逻辑图； (b) 国标符号；（c） 用74HC00实现的Байду номын сангаас钟RS触发器
第4章 小规模时序电路及其应用
2.
当CP=0 当CP=1时，触发器的状态随输入信号的不同而改变，变 化的规律可用图4-9(a)所示的状态图、图4-9(b)所示的状态 卡诺图、表4-3所示的特性表以及下述特征方程及约束条件 来描述。
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X X 1 00 0 0 0 0 1 0
X 1 0 00 0 0 0 0 0 1
1 0 0 00 0 0 0 0 0 0
Y 2I7I6I5I4
低电 平
选通输入端
《数字电子技术基础》第六版
选通输出端 扩展端
实例： 74HC148
《数字电子技术基础》第六版
输
入
输出
反码输出
S ' I 0 ' I 1 ' I 2 ' I 3 ' I 4 ' I 5 ' I 6 ' I 7 ' Y2' Y1' Y0'YS'
• （设I7优先权 最高…I0优先 权最低）
输
入
输出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 X X X XX X X 1 1 1 1
X X X XX X 1 0 1 1 0
X X X XX 1 0 0 1 0 1
X X X X1 0 0 0 1 0 0
XXX10 0 0 0 0 1 1
10 0 0
Z R 'A 'G ' R 'A R G 'G A R' A RG A 1 0G 1 1
11 0 1
11 1 1
设计举例：
《数字电子技术基础》第六版
3. 选用小规模SSI器件 4. 化简
Z R 'A 'G ' R R A A GG
5. 画出逻辑图
与或非形式
与或形式
与非-与非形式
《数字电子技术基础》第六版
第四章 组合逻辑电路
4.1概述
《数字电子技术基础》第六版
一、组合逻辑电路的特点 1. 从功能上 2. 从电路结构上
任意时刻的输出仅 取决于该时刻的输入
不含记忆（存储） 元件
《数字电子技术基础》第六版
二、逻辑功能的描述
a a
1 2
组合逻辑
y
y
1
2
电路
an
ym
组合逻辑电路的框图
~
1110
•
I
' 9
的优先权最高，
最I 0'低
• 输入的低电平信号变成一个对应的十进制的编码
4.4.2 译码器
《数字电子技术基础》第六版
• 译码：将每个输入的二进制代码译成对应的输出高、低 电平信号。
• 常用的有：二进制译码器，二-十进制译码器，显示译码
器等
输入
输出
一、二进制译码器
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
附加 控制端
Yi' (S mi)'
《数字电子技术基础》第六版
例：3线—8线译码器 0 0 0 0 0 0 0 0 0 0 1
001 0000001 0
01 0000001 00
01 1 00001 000
1 000001 0000
1 01 001 00000
1 1 001 000000
1 1 1 1 0000000
真值表
逻辑表达式
《数字电子技术基础》第六版
1 X X XX X X X X 1 1 1 1
YE' X
1
0
1
1
11
1
1
1
1
1
1
1
0
1
0 X X XX
XXX0 0 0 0 1
0
0 X X XX
XX0 1 0 0 1 1
0
0 X X XX
X0 1 1 0 1 0 1
0
0 X X XX
01110111
0
0
X X X0
1
1
1
1
1
0
0
1
0
0 XX01
11111011
0
0 X0 11
11111101
0
0 0 1 11
11111111
0
附加输出信号的状态及含义
YS'
YE'
状态
1 1 不工作
0 1 工作，但无 输入
1 0 工作，且有 输入
0 0 不可能出现
《数字电子技术基础》第六版
《数字电子技术基础》第六版
三、二-十进制优先编码器
•将
I
' 9
~
I1'
用反码形式编成0110
1 0 0 0 00 0 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 1 0 00 0 0 0 1 0 0 0 0 1 00 0 0 0 1 1 000010 001 00 0 0 0 0 01 0 0 1 0 1 0 0 0 0 00 1 0 1 1 0 0 0 0 0 00 0 1 1 1 1
Y0
A
' 2
A
' 1
A
' 0
m0
Y1
A
' 2
A
' 1
A
0
m 器1 最
用电路进行实现
0(0V
Y2
A
' 2
A
1
A
' 0
m2
小
项
...
译
Y7 A2A1A0 m 7 码
)1(3V 1) (3V )
0V 0.7V
3.7V
用二极管与门阵
列组成的3线－8 线译码器
集成译码器实例：74HC138
SS3S2S1
《数字电子技术基础》第六版
设计举例：
• 设计一个监视交通信号灯状态的逻辑电路
R
A 如果信号灯 Z
出现故障，
G
Z为1
《数字电子技术基础》第六版
设计举例：
1. 抽象 • 输入变量:
红（R）、黄（A）、绿（G） • 输出变量：
故障信号（Z） 2. 写出逻辑表达式
输入变量 输 出
RA G Z 00 0 1 00 1 0 01 0 0 01 1 1
4.4 若干常用组合逻辑电路
《数字电子技术基础》第六版
4.4.1 编码器
• 编码：将输入的每个高/低电平信号变成一 个对应的二进制代码
• 普通编码器 • 优先编码器
一、普通编码器
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• 特点：任何时 刻只允许输入 一个编码信号 。
• 例：3位二进 制普通编码器
输
入
输出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
y1 f1(a1a2 an )
y2 f2(a1a2 an )
ym
fm(a1a2
a
）
n
Y F ( A)
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4.2 组合逻辑电路的分析方法
所谓分析给定的组合逻辑电路，就是要通过分析找出电路 的逻辑功能。
《数字电子技术基础》第六版
4.2 组合逻辑电路的分析方法
一般从逻辑函数式不能立刻看出电路的逻辑功能和用途， 需转化为真值表的形式。
Y2 I4 I5 I6 I7 Y1 I2 IN3o I6 I7 Y0 I1 ImI3age I5 I7
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二、优先编码器
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• 特点：允许同 时输入两个以 上的编码信号 ，但只对其中 优先权最高的 一个进行编码 。
• 例：8线-3线优 先编码器
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4.3组合逻辑电路的设计方法
一、逻辑抽象 • 分析因果关系，确定输入/输出变量 • 定义逻辑状态的含意（赋值） • 列出真值表 二、写出函数式 三、选定器件类型 四、根据所选器件：对逻辑式化简（用门）
变换（用MSI） 或进行相应的描述（PLD） 五、画出逻辑电路图，或下载到PLD 六、设计验证 七、工艺设计