FPGA 现代数字集成系统设计试题A

一、填空题题（共 15 分，每小题 1 分）

1、Verilog的基本构建模块是？

2、在Verilog中使用的四值逻辑值是：。

3、在verilog中用到的两类过程语句是initial和always。其不同处是initial ，

而always 。

4、在仿真时一般要用接近实际的最大timescale精度。因精度越高，仿真时间步，

仿真时间。使用适当的精度，可达到精度与仿真时间的平衡。

5、若输出端输出X值，一种可能是输出net上发生，二是由一个

传递到net上引起。

6、在posedge事件是指任何可能从低到高的跳变，具体包含：

。

7、在用复制操作符复制一个数据时，例{3{‘b1}} 是。

8、在过程块中可以说明过程时序。过程时序控制有三类，分别

是：、、。

9、ASIC是专用集成电路，FPGA是ASIC中的可编程门阵列。按编程方式不同，FPGA

分为，2种。

二、简答题（共 25 分，每小题 5 分）

1、简述D触发器的建立时间（setup time）、保持时间（hold time）和亚稳态

（metastability）的定义，并说明建立时间裕量和保持时间裕量的含义。

2、请画图说明数字电路设计中的D触发器同步复位与异步复位的区别。

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3、什么是静态时序分析、动态时序仿真？简介各自的优缺点。

4、简述FPGA 等可编程逻辑器件设计流程。

5、赋值语句assign 通常给哪种类型的逻辑建模？过程块语句always 通常给哪种类型的逻辑建模？

三、画出下面数据流建模的电路图：（10分）

module FA _ Df (A, B, Cin, Sum, Cout ) ;

input A, B, Cin;

output Sum, Cout ;

assign Sum = A ^B ^Cin;

assign Cout = (A & Cin) | (B & Cin) | (A & B) ;

endmodule

四、画出clk, waito, edgeo 信号的波形。（15分）

module wait_test;

reg clk, waito, edgeo;

initial begin clk = 0;edgeo=0;waito=0;end

always #50 clk = ~clk;

always @(clk) #10 edgeo = clk;

always wait(clk) #10 waito = ~waito;

endmodule

五、用verilog 语言描述下图电路模块。（15分）

D Q

D Q D Q d q0 q1 q2 reset

六、设电路模块的a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。

例如a：0001100110110100100110

b：0000000000100100000000 ，

请画出该电路的状态图；并用verilog实现之。（20分）

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