基于CPCI总线的通用雷达回波信号模拟器

第5卷 第6期信息与电子工程Vo1．5，No．6 2007年12月INFORMATION AND ELECTRONIC ENGINEERING Dec．，2007
文章编号：1672-2892(2007)06-0418-06
基于CPCI总线的通用雷达回波信号模拟器
张 辉，刘 峥
(西安电子科技大学雷达信号处理国家重点实验室，陕西西安 710071)
摘要：为了在实验室环境下对雷达信号处理系统进行调试和工作效能测试，设计了一种基于紧凑型外部设备互联总线(CPCI)和现场可编程门阵列技术的通用雷达回波信号模拟器，利用
MATLAB的强大仿真功能，模拟产生各种体制雷达的回波信号数据，通过CPCI总线把它们写入该
信号模拟器的同步动态随机存储器中，雷达信号处理模块再从该模拟器中反复读出数据进行处理，
从而调试和检测雷达信号处理模块在各种杂波及无源干扰条件下对目标的处理。

结果证明，该模
拟器具有良好的通用性和精确度，并且运行可靠。

关键词：紧凑型外部设备互联总线；雷达回波信号模拟器；现场可编程门阵列；同步动态随机存储器；WDM驱动程序
中图分类号：TN957.51 文献标识码：A
A Universal Radar Echo Simulator Based on CPCI Bus
ZHANG Hui，LIU Zheng
(National Key Lab. of Radar Signal Processing，Xidian University，Xi’an Shaanxi 710071，China)
Abstract：A universal radar echo simulator based on compact peripheral component interconnect (CPCI) bus and FPGA technology is introduced. The simulator is used to debug and test the performance of the
system of radar signal processing in laboratory. In the design，the strong simulation function of MATLAB
is performed to simulate all kinds of radar echo，and then these radar echo data are translated to the
SDRAM in the signal simulator. From this time on, the radar signal processor fetches the signal data from
the simulator time after time to process them，thus to debug and test the performance of target detection
under all kinds of radar clutter and passive jamming for the radar signal processor. The results show that
the simulator has good universality and accuracy，and can be operated reliably.
Key words：CPCI；universal radar echo signal simulator；FPGA；SDRAM controller；WDM driver
1 引言
随着标准化和通用化产品设计理念的发展，近年来基于标准CPCI总线的通用雷达信号处理系统越来越受到人们的推崇，然而要对其作战效能进行调试和测试，就必须具备逼真的配试目标，需要有与各种实际战场环境接近的工作环境，并且外场试验的组织协调难度很大，需要消耗大量的财力和物力，因此需要在实验室环境下采用基于标准CPCI总线的雷达回波信号模拟器。

为了增强模拟器的灵活性和普遍性，利用MATLAB的强大仿真功能，通过参数的改变，模拟各种可能出现的情况，例如设定不同的气象条件，改变目标的个数或参数，调整噪声功率等。

结合FPGA技术，选用SDRAM作为MATLAB仿真的雷达回波信号存储体，设计并实现了一种基于CPCI总线的雷达回波信号模拟器。

2 模拟器的设计思想
为了满足不同雷达回波信号的模拟要求，该模拟器采用CPCI总线+FPGA+SDRAM结构，同时结合MATLAB 仿真技术，以CPCI总线的工控机为基础，将MATLAB模拟产生的回波数据经CPCI总线传输至SDRAM中。

然
收稿日期：2007-06-06；修回日期：2007-07-06
第6期 张 辉等：基于CPCI总线的通用雷达回波信号模拟器419
后，雷达信号处理模块从该模拟器中反复读出数据进行处理，从而调试和检测雷达信号处理模块在各种杂波及无源干扰条件下对目标的处理性能。

该模拟器把MATLAB仿真好的回波信号先进行存储，然后不断地循环输出。

在要求数据的传输速率和存储空间大小的同时，要求该模拟器必须能够连续不断地提供回波数据，不能出现间断，工作要稳定可靠。

该模拟器的主要任务就是逼真地形成目标回波、杂波和噪声信号。

设噪声模型为高斯白噪声，可用M序列配以查表法得到；杂波模型视为规定了幅度分布和功率谱形状的随机过程，常用的有瑞利分布和对数正态分布等，频谱为高斯谱或者立方谱等[1]。

比如，海杂波处于瑞利分布和对数正态分布之间；在低分辨率的雷达体制下，地杂波的幅度服从瑞利分布，但在高分辨率的雷达体制下则服从对数正态分布。

其频谱分布除了在风速很大时高频端有所伸展外，绝大多数情况为高斯谱。

气象杂波、箔条杂波的分布特性与海杂波、地杂波的不同，前者服从体杂波的分布特性，后者服从面杂波的分布特性。

气象杂波的分布特性处于瑞利和对数正态分布之间。

箔条杂波的幅度为指数分布。

得到上述噪声和杂波信号后，用MATLAB完成杂波信号噪声的合成，最后再把MATLAB模拟的各种体制雷达的目标回波信号与之合成，并适当控制信噪比，得到各种特定环境下的雷达回波信号。

3 硬件实现
CPCI又称紧凑型PCI，是国际PICMG协会于1994年提出的一种总线接口标准，是以PCI电气规范PICMG2.0为标准的高性能工业用总线，在机械标准上做了改进，使用了与VME(Versa Module Eurocard)总线相同的EuroCard印制板和与VME总线不同的公制连接插座(IEC917 and IEC1076-4-101 standards)。

在机械结构的性能等方面，CPCI 同VME总线表现相同[2]。

该雷达回波信号模拟器的硬件结构见图1。

Fig.1 Configuration of the radar echo simulator
图1 信号模拟器的结构图
由于CPCI总线采用无源底板结构，为了减小周边卡上CPCI总线的信号线对底板总线的影响，用一个10×(1±5%)Ω的电阻在CPCI卡的接插件J1口处进行串联电阻匹配，需要加串联匹配电阻的信号包括：ENUM#,AD0-AD31, CB/E0#-CB/E3#,PAR,SERR#,PERR#,IRDY#,FRAME#,IDSEL,RST#,HEALTHY#,LOCK#,STOP#,DB_SEL#,DEVSE
L#,TRDY#,INTA#。

从接插件J1的插针到该串联匹配电阻的PCB连线长度应小于15.2 mm(0.6 inch)[3]。

另外，为了实现板卡的热插拔功能，使CPCI总线信号连接和断开的瞬间冲击很小，在插拔板卡时需要使某些CPCI总线信号用10 kΩ的上拉电阻接到预充电电压(约1.0 V左右)，该电压是从VCC=3.3 V电源取电，经过电压转换芯片LT1117得到，见图2。

其中需要进行预充电的CPCI总线信号，包括：AD0-AD31,PAR,SERR#,CB/E0#-CB/E3#,PERR#,LOCK#, DEVSEL#,FRAME#,STOP#,RST#,IRDY#,TRDY#，这些信号从接插件J1到CPCI接口器件管脚，总的信号线长度应小于38.1 mm。

Fig.2 CPCI interface circuit
图2 CPCI接口电路
FPGA选用ALTERA公司Cyclone系列的EP1C12Q240C8，利用其内部的逻辑单元实现对局部总线的状态控制和复杂SDRAM控制器的设计，同时利用其内部的RAM块实现数据的缓冲输入/输出。

SDRAM选用现代公司的HY57V561620C(L)T(P)-H(4 banks×4 M×16 Bit)[2]，把两个16位SDRAM拼接成32位用于数据的存储。

本地时钟由40 MHz的OSC晶体振荡器和时钟分路芯片CDCVF2310组成，用来提供9054的LCLK以及FPGA和SDRAM的时钟信号。

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采用PCI9054做本地总线与PCI总线的接口芯片[4]，使用该专用芯片桥接PCI总线和本地总线，可以省去考虑很多PCI总线的规范，而集中精力去开发硬件和驱动程序。

PCI9054有3种局部总线工作模式：主控、目标和直接存储器访问(Direct Memory Access，DMA)模式。

本设计中采用PCI目标传输方式和DMA传输方式。

所谓目标传输方式是指PCI总线控制着局部总线读出或写入数据，即PCI9054作为PCI总线的目标，同时又是局部总线的主控者。

PCI9054集成了2个互相独立的DMA通道，其中通道0支持请求(Demand)DMA传输方式。

DMA通道由DMA控制器和专用的双向先入先出(FIFO)组成，由DMA控制器发起对局部总线和PCI总线的操作。

PCI9054有M,C,G三种工作模式，这里选用C模式[5]。

通过引导EEPROM来初始化PCI9054的配置寄存器，使之按照上述需求正常工作。

当PCI9054上电复位时，会读EEPROM确定其是否存在，若读回的第一个字全是0，表明EEPROM不存在；当第一个字全是1，表明EEPROM存在但是空的；当第一个字不全是0或1，表明EEPROM已被编程，PCI9054就从其中进行引导，对寄存器进行配置。

另外，由于FPGA器件EP1C12Q240C8的内核供电采用1.5V电源，而CPCI标准只提供+12 V,+5 V,+3.3 V电源，所以这里采用TI公司的电压转换芯片TPS767D301将+3.3 V电源转换为+1.5 V，为FPGA的内核供电。

4 基于FPGA的SDRAM控制器的设计
4.1 SDRAM控制器的设计思路
在各种DRAM器件中，SDRAM[5]容量大，读写速度快，支持突发式读写，目前存取速度可以达到100~133 MHz，可以满足模拟实时信号的需要。

但是SDRAM采用“书架”式的数据存储方式，并且是行列地址分时复用地址总线，加之还要定时刷新，使它的控制时序非常复杂。

虽然市场上也有一些通用的SDRAM控制器，但是设置复杂，无法针对特定的系统，很大程度上抵消了使用SDRAM的优势，因此提出用FPGA技术，结合VHDL语言设计和实现SDRAM控制器。

从图2可以看出，该SDRAM控制器接口分两端：一端是与SDRAM的接口，用来对SDRAM进行控制，包括初始化、刷新、写和读SDRAM，控制器要能够响应PCI9054的命令，并将其转换成对SDRAM操作的各种命令组合；另一端是与PCI9054的接口，用来实现PCI9054对本地总线操作的响应。

4.2 SDRAM控制器的结构设计
整个SDRAM控制器由6个模块组成：PCI9054接口控制模块、自动刷新控制模块、工作状态控制模块、初始化控制模块、数据通道模块、状态翻译及指令产生模块，见图3。

Fig.3 Configuration of the SDRAM controller
图3 SDRAM控制器的结构框图
4.2.1PCI9054接口控制模块
该模块主要完成对PCI9054本地端信号的控制，帮助SDRAM和计算机协调有序的通信，使SDRAM运行稳定可靠。

4.2.2自动刷新控制模块
为保证SDRAM上数据不丢失，必须定时刷新。

刷新计数器决定刷新的时间间隔，保证每个单元都能按一定的周期刷新。

SDRAM提供2种刷新模式：自动刷新和自刷新。

自动刷新在正常操作中进行，但不持久，需要定时进行刷新，这样就会占用系统资源，降低系统性能。

自刷新模式无需系统时钟就能保证数据不丢失。

两种模式相比，自刷新功耗较小，而自动刷新实现较为简单，这里选用自动刷新模式。

由于使用40 MHz本地时钟，并且SDRAM
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芯片2HY57V561620C(L)T(P)-H 的最大刷新时间为64 ms [2]，可得刷新计数器的最大计数值C max =64×40=2 560。

这里计数值取640，也就是2次自动刷新的时间间隔为16 ms ，为此在SDRAM 控制器中设置一个定时器，每计数到640便请求状态翻译及指令产生模块发出刷新命令。

4.2.3初始化控制模块
SDRAM 芯片内部有一个逻辑控制单元，由模式寄存器为其提供控制参数，因此只有对模式寄存器进行初始化赋值后SDRAM 才可以正常工作。

由于系统上电100~200 µs 后时钟才能稳定，为防止误操作，SDRAM 必须在系统时钟稳定后才可以进行初始化操作，这里用一个十六进制计数器来实现初始化前的延迟。

由于采用40 MHz 的
本地时钟，可以很容易确定延迟120 µs 时，该计数器的设定计数值N 200=120×40=4 800。

当计数器计数到设定值8 000时计数值保持不变，同时开始对所有bank 进行预充电，再是两个自动刷新操作，然后完成对SDRAM 内部模式寄存器的设置，最后为其它模块发出初始化完成信号，用来通知其它模块SDRAM 进入正常工作状态，此过程用状态机来实现。

SDRAM 模式寄存器取值为00_000_010_0_111，由低位到高位依次表明突发传输长度为整页，采用顺序传输方式，列地址闸门(Column Address Strobe ，CAS)潜伏期为2，操作模式为突发读/突发写。

4.2.4工作状态控制模块
该模块把SDRAM 整个工作过程分为：空操作、初始化、激活、读、写和自动刷新状态，各状态转换见图4。

4.2.5状态翻译及指令产生模块 SDRAM 是通过/CS,/RAS,/CAS,/WE 和A10/AP 信号组合完成一系列操作，见表1[6]。

该模块受工作状态控制模块的控制，对SDRAM 发出相应的操作指令。

为减少I/O 引脚数量，SDRAM 采用复用地址线A0-A12[6]。

当有读/写要求时，先进入激活状态发出激活命令，同时锁存行地址A0-A12及选定将要操作的bank ，分别对应PCI9054局部地址总线的LA11-LA23和
LA24-LA25；然后进入读/写状态，发出读/写命令，同时锁存列地址A0-A8，其对应PCI9054局部地址总线的LA2-LA10，并且把剩余的高4位地址A9-A12取为1，即A10/AP 为1，这样读/写指令都是带预充电的。

4.2.6数据通道模块
数据通道模块分为通道0和通道1，分别用来缓冲写入和读出SDRAM 的数据，实现CPCI 总线和局部总线间的异步传输。

用信号tr_en 来控制数据的传输方向。

当tr_en 为1时，使通道0进行数据写入；当tr_en 为0时，使通道1进行数据读出。

5 用Driver Studio 开发模拟器WDM 驱动程序
Nutmeg Lab 公司开发的Driver Studio 是一套集开发、调试和检测Windows 平台下设备驱动程序的工具软件包。

它将驱动程序开发包(Driver Development Kit ，DDK)封装成完整的C++函数库，根据硬件通过向导生成驱动程序框架代码，并且提供了一套完整的调试和性能测试工具，包括SoftIce 和Driver Monitor 等。

这里使用Driver Studio 3.1的Driver Wizard 来生成该信号模拟器的驱动程序框架，同时创建相应的Win32Console 应用程序，应用程序一旦获得设备的有效句柄，就能够与WDM 驱动程序进行通信。

这里的主要任务是为驱动选择合适的例程，当操作系统发来一个中断请求包(Interrupt Request Package ，IRP)时，驱动就调用相应的例程来对IRP 进行服务以完成所需的功能[6]。

若使用普通读写方式，写速度只能达20 MB/s ，读速度还要降低1~2倍。

为提高传输速率，采用DMA 进行读写。

PCI9054自带DMA 控制器，支持基于分散/集中的总线主控DMA ，同时提供了2个独立的DMA 通道用于从主机到设备和从设备到主机的数据传输，每个通道由一个DMA 控制器和专门的FIFO 组成，所开发的DMA 传输采用BlockDMA 方式。

驱动过程完成的工作：
a) 添加所需的资源，如中断和DMA 适配器等。

b) 在OnStartDevice 例程中，初始化硬件中断并连接到相应的中断服务程序，建立延迟过程调用，并允许PCI
Fig.4 SDRAM work state transform diagram
图4 SDRAM 工作状态转移图表1 SDRAM 指令
Table1 SDRAM instruction table
command /CS /RAS /CAS /WE A10/AP
NOP 0 1 1 1 × refresh 0 0 0 1 × precharge 0 0 1 0 × read with auto precharge 0 1 0 1 1 write with auto precharge 0 1 0 0 1 mode_register reset 0 0 0 0 × terminate read/write 0 1 1 0 × bank/row active
1
1
×
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信 息 与 电 子 工 程
第5卷
相应通道中断，根据需要用KCommonDmaBuffer 类开辟物理连续公共缓冲区。

c) 在读写例程中，设置PCI9054中有关DMA 和中断的寄存器，启动DMA 。

d) 传输完毕将自行产生中断，在中断服务程序中判断是否为本设备产生的中断，是则清除中断，启动延迟调用。

e) 如果是DMA 读，则把数据从公共缓冲区拷贝到用户缓冲区。

6 模拟器性能测试
CPCI 总线是32位/33 MHz ，SDRAM 时钟频率为133 MHz ，FPGA 数据传输速度要求高于前两者，则数据传输瓶颈就是CPCI 总线，也就是说该模拟器理论上最大的数据传输速度是132 MB/s ，这足以满足实际工作中对实时性的要求；同时所用的存储体是2个并接的SDRAM ，每个是32 MB ，2个就是64 MB ，由于反复读取写入其中的数据，故64 MB 的空间足以满足存储几个周期回波数据的要求。

利用该模拟器对某多频连续波体制的高精度靶场测量雷达进行性能测试，由于是连续波体制，所以其发射和目标回波信号均是连续的正弦信号。

假设雷达发射机发射的信号为：
S (t )=exp2πf 0t (1)
式中：f 0是发射机发射频率。

假设雷达在多个目标存在的环境中工作，接收机对回波信号混频至中频信号为：
[]
∑=+−=
M i l f t t f t f k
i
",2,12)(2exp )(0'0
ππ (2)
c t a t v R t i i i i )21(20'+
+=
(3)
c
d l k
k
k θsin = (4) 式中：'i t 是第i 个目标回波产生的延迟时间；l k 是由于目标与雷达天线轴线之间存在角偏差，从而在目标回波相位中产生的延迟相位；R i 0是第i 个目标在一段短时间内的初始距离；v i 是第i 个目标的径向速度；a i 是第i 个目标的加速度；d k 是接收机两个天线面的间距，包括了横向和纵向的间距；k θ是目标与雷达之间的角偏差值，即所要测量的角误差数据，包括方位角和俯仰角；c 代表光速。

该公式表示的是所要模拟的该多频连续波雷达的完整目标回波信号数学模型。

接收机对回波信号混频至中频信号为：
r (t )=f (t )exp(−2πf 0t ) (5)
∑
⎥⎦
⎤
⎢⎣⎡+++=
k i i i l f t a v R c f t r 0202)21(4exp )(ππ (6)
式(6)表示完整的雷达回波信号数学模型。

在多目标的情况下该目标回波信号见图5，可以看出，对于多个目标的雷达目标回波信号，它的波形已经不再是正弦信号形式，但信
号仍是周期信号，它的周期是多个目标信号周期的公倍数。

这里取其中的某几个周期与文章开始所介绍的杂波噪声信
号合成模拟的雷达回波信号，然后写入模拟器中，反复读出以测试该多频连续波靶场测量雷达的性能。

结果显示，
系统运行稳定可靠，数据输出没有间断现象发生，能够达
到预想的测试目的，最大数据传输速率为96 MB/s ，完全能
够满足雷达信号处理模块对回波信号实时性的要求。

另外，
利用同样的思想对某脉冲压缩雷达[7]也进行了类似的性能测试，可以随意设置回波的参数，对该雷达能够做一个比较全面的性能测试。

7 结论
以CPCI 总线的工控机为平台，结合6U 的CPCI 卡研制的雷达回波信号模拟器，将高科技含量的现代测试技术
与计算机技术融为一体，强化了测试功能，保证了系统的高可靠性，提高了测试通用性和精确度。

0.80.60.4
0.20–0.2
–0.4
–0.6–0.8
0 200 400 600
t/µs
a m p l i t u d e
Fig.5 Echo signal of multiple targets 图5 多目标回波信号
第6期 张 辉等：基于CPCI总线的通用雷达回波信号模拟器423参考文献：
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[ 7 ] 郑新春,冯小平. 脉冲压缩雷达地杂波模拟与系统实现[J]. 雷达与对抗,2005,(1):21-25.
作者简介：
张辉(1982-)，男，陕西省商洛市人，2005年毕业于西安电子科技大学机电一体化专业，现为在读硕士研究生，主要研究方向为高速实时信号处理. E-mail:zhanghui243@.
刘峥(1964-)，男，西安市人，博士，教授，博士生导师，主要研究方向为高速实时信号处理.
(上接第417页)
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作者简介：
张文赋(1983-)，男，福州市人，在读硕士研究生，主要研究方向为微波电路设计. E-mail：dickdick@.
刘长军(1973-)，男，河北省邢台市人，博士，教授，主要研究方向为电磁场与微波技术.
吴金国(1979-)，男，湖北省荆州市人，在读硕士研究生，主要研究方向为微波电路设计.
赵丽蓉(1983-)，女，四川省绵阳市人，在读硕士研究生，主要研究方向为微波电路设计.。