数字逻辑-第三章第3节-753

表3 - 10 数字集成电路按半导体器件分类
二、TTL 电路的工作原理 1. TTL 与非门
TTL 的基本电路形式是与非门。与非门7400的电路图
如图3-12(a)所示,引脚图如图3-12(b)所示。引脚7和14
分别接地(GND)和电源(+ VCC ,+ 5V),逻辑高、低电平分 别为3.6V和0.3V。其真值表与表3-8相同。图中T1是一 个多发射极三极管,可看做是两个发射极独立、而基极共
集成电路发展很快,不仅有数字集成电路,也有模拟集成电 路(线性电路);有双极型电路,也有MOS 型电路。
数字集成电路按所用半导体器件的不同,可以分成两大类: 一类以双极型晶体管为基本器件,称为双极型数字集成电路, 属于这一类的有TTL电路等;另一类以MOS晶体管为基本器 件,称为MOS型(或单极型)数字集成电路,属于这一类的有 NMOS 和CMOS 等,详见表3-10。
因此,7451 实现与或非运算Y = A1 A2 + B1 B2 。
图3-16 TTL7402 或非门电路
图3-17 TTL7451与或非门电 路
(4)TTL 异或门 图3-18所示是一种实用的异或门电路。 此电路跟与非门不同之处在于点画线框内部分。这部分电 路相当于一个或非门,即Y = A + B。 当输入信号A、B 同时高电平时,T6 导通,同时也使T4 、T5 导通,其输出Y 为低电平,因此T7 截止。因为T6 、T7 并联,只要 其中一管导通,则T8 导通,所以此时输出F 为低电平。 当输入信号A、B 中一个是高电平,另一个是低电平时,T6 截 止,同时A、B 使T4 、T5中有一个导通,其输出Y 为低电平,使 T7 也截止。T6 、T7 同时截止,必然会使T8 截止、T9 导通,故 输出为高电平。因此,F与A、B间为异或逻辑关系,即 F =A⊕B。
(3)TTL 与或非门
TTL7451 与或非门电路示于图3-17中。
图中两个点画线框内的电路是完全相同的。当输入A1 、 A2 都为高电平时,T2 、T5 导通,T4 、D3 截止,使输出Y 为低 电平;或输入B1 、B2 都为高电平时,T′2 、T5 导通,T4 、D3 截止,使输出Y为低电平。这就是说,当(A1 ,A2)和(B1 ,B2 )这 两组输入中至少有一组全为高电平时,T5 导通,T4 、D3 截止, 输出Y 为低电平。而(A1 ,A2 )中至少有一个为低电 平,(B1 ,B2 )中也至少有一个为低电平时,T2 和T′2 同时截止, 才有T5 截止,T4 、D3 导通,输出Y 为高电平。
表3-11 TTL 与非门真值表
图3 - 15 TTL7404 非门电 路
(2)TTL 或非门
TTL7402 或非门电路示于图3-16中。
图中T′1 、T′2 和R′1 所组成的部分与T1 、T2 和R1所组 成的部分完全相同。只要输入A为高电平,T2和T5就导通,T4 和D3 就截止,输出Y为低电平;只要输入B为高电平,T′2 和T5 就导通,T4和D3就截止,输出Y为低电平。仅当输入A 、B 都 是低电平时,T2 和T′2才同时截止,T5才不会导通,而使T4 和 D3导通,输出Y 为高电平。因此,7402实现或非运算Y = A + B。
基- 射结这3个PN 结上是不合理的。实际情况是:这3个PN
结导通,因而T2 和T5 导通,vP = 0.7 V× 3 =2.1V,DL1和DL2 反向截止。
下面做定量分析,以证明T2和T5饱和。设T2和T5的β均为 30。
假设T2饱和,则T2集电极电位 vC2 = vE2 +VCE(sat)= vB5 + VCE(sat)= 0.7V + 0.3V = 1V。
由于T4和D3截止,使得VCC和T5集电极之间相当于一个极大 的电阻,因此T5集极电流iC5极小,近似等于0。这样,T5既已导 通,又有βiB5 > iY ,故T5深饱和。输出端Y的电平 vY=VCE(sat)≈0.3V。此时,输出级的等效电路如图3-14(b)所 示,图中RL 是后级(负载)的等效电阻,iL为负载电流,该电流构 成T5的集极电流iC5 。只要负载不过重,即iL不过大,能保证饱 和条件βiB5 > iC5仍得到满足,则T5就能维持饱和,输出电平仍 能为低电平(0.3V)。
(3.6V)。由于T5截止,常把该电路的这一工作状态称为截止状 态。
图3-13 7400“输入有低”时的工作情况 (a)各部分工作示意 (b)输出级等效电路
(2)输入A、B全为高电平3.6V
此时电路的工作情况示于图3-14(a)中。首先,二极管
DL1 、DL2 不可能导通,因为若导通,则有vP =3.6V+0.7V = 4.3V———而4.3V正向压降落在DR、T2 基- 射结和T5
(1)输出高电平VOH VOH是电路处于截止状态(输出高电平状态)时的输出 平,VOH的典型值是3.6V,产品规定的最小值VOH(min) = 2.4V。 (2)输出低电平VOL VOL是电路处于导通状态(输出低电平状态)时的输出电 平,VOL的典型值是0.3V,产品规定的最大值VOL(max)= 0.4V。 (3)输入高电平VIH VIH是与输入逻辑1对应的输入电平。VIH 的典型值是3.6V, 产品规定的最小值VIH(min)=2.0V,常把VIH(min)称为开门电平, 记作Von ,意为能保证电路处于导通状态的最小输入(高)电平。 (4)输入低电平VIL VIL是与输入逻辑0对应的输入电平。VIL的典型值是0.3V, 产品规定的最大值VIL(max)=0. 8 V,常把VI L称为关门电平,记 作Voff,意为能保证电路处于截止状态的最大输入(低)电平。
T2饱和,所需最小基极电流:
I BS 2
I BS 2
VCC vC 2
R2
5V 1V 1.6k 30
0.08mA
T2的实际基极电流:
iB 2
VCC vP R1
5V 2.1V 4k
0.725 mA
iB2> IBS2,可使T2的确饱和,vC2确为1V,此即为T4基极电位, 使得T4和D3截止。
用、集电极也共用的三极管。D1、D2为输入端钳位二极 管,它们能限制输入端可能出现的负极性干扰脉冲,以保护
输入级的多发射三极管。在下面对电路基本原理的分析中,
不考虑二极管D1和D2,且粗略地将多发射极三极管看成背 靠背的二极管。
图3 - 12 TTL 与非门7400 (a)电路图(1/4) (b)引脚图
T5 实际基极电流:
iB5
ຫໍສະໝຸດ Baidu
iE2
iR3
(iB2
iC
2
)
vB5 R3
(iB2
VCC vC 2 ) vB5
R2
R3
(0.725 mA 5V 1V ) 0.7V 2.525 mA 1.6k 1k
图3-14 7400“输入全高”时的工作情况 (a)各部分工作示意 (b)输出级等效电路
图3-19 TTL 与非门电路电压传输特性 (a)测试电路 (b)曲线
从电压传输特性上可以看到,当输入信号偏离标准低电平 0.3V而上升时,输出的高电平并不立即下降。同样,当输入信 号偏离标准高电平3.6V而下降时,输出的低电平也并不立刻 上升。因此在数字系统中,即使有噪声电压叠加到输入信号的 高、低电平上,只要噪声电压的幅度不超过允许的界线,就不 会影响输出的逻辑状态。通常把这个界限叫做噪声容限。电 路的噪声容限愈大,其抗干扰能力就愈强。与之有关的电路参 数有以下4 个。
(1)输入A、B中至少有一个为低电平0.3V 此时电路的工作情况示于图3-13(a),请注意图中把多发 射极三极管看成了一组背靠背的二极管。由于两输入端A、 B 中至少有一个为低电平0.3V,所以二极管DL1、DL2 中至少 有一个导通,使P点电平vP = 0.3V + 0.7V = 1V。欲使二极 管DR和T2基- 射结同时导通,vP至少应有0.7 V× 2 = 1.4V; 欲使二极管DR和T2、T5的基- 射结同时导通,vP 应为 0.7V×3=2.1V。 现在vP 只有1V,因此这两个条件都不具备, 迫使三极管T2和T5 都截止,这两个三极管的集电极电流都为 0。于是,此时输出级的等效电路如图3-13(b)所示,图中RL 是后级(负载)为TTL电路时的等效电阻。以后将会清楚,RL 的阻值很大,即iL的数值很小,总在毫安级以下。显然,此时T4 和D3导通,于是输出端Y的电平由下式决定:
结论:当输入全为高电平(3.6V)时,输出为低电平(0.3V)。
由于T5导通(饱和),常把该电路的这一工作状态称为导通状态。
综合上述两种情况,该电路的规律是:“输入有低(0)输出高 (1),输入全高(1)输出低(0)”,与真值表3-11吻合,是与非门, 实现Y = AB。
2. 其他逻辑功能的TTL门电路 在理解了与非门这种逻辑门的基本形式后,不难掌握其他 逻辑功能的门电路。为突出基本部分,下面的电路图中均略 去输入端的钳位二极管。 (1)TTL 非门 TTL7404 非门电路示于图3-15中。 当输入A 为低电平(0.3V)时,电路工作于截止状态,相当于 图3-13所示电路,输出Y 为高电平(3.6V);当输入A 为高电平 (3.6V)时,电路工作于导通状态,相当于图3-14所示电路,输 出Y为低电平(0.3V)。 因此,7404 实现非功能Y = A 。
此外,TTL与门、或门电路是分别在与非门、或非门的基础 上增加一级非门构成的。
三、TTL 电路的特性和参数
在数字集成电路应用中,人们关心电路的抗干扰能力、带 负载能力、功耗和工作速度。本节讨论TTL 电路的这些性 能与有关参数(所给出的数据均以7400 或7437 与非门为 例)。
1. 抗干扰能力 上面已分析了TTL 与非门在输入端加标准高电平3.6 V和 标准低电平0.3V时的工作情况,而电压传输特性则描述输入 电平取不同值时输出电平相应变化的规律。测试TTL 与非 门电压传输特性曲线的电路如图3-19(a)所示,输入端A 接 至可调直流电源,其余输入端接标准高电平3.6V或5V。改变 A点电平,逐点测出vI 和对应的vO 值,即可描出电压传输特性 曲线,如图3 - 19(b)所示。
vY =VCC - vR2 - vBE4 - vD3 ≈5V - 0 - 0.7V - 0.7V =3.6V 其中,vR2为R2上的压降(其值因R2上电流很小而近似为
0),vBE4 和vD3分别是T4 的基- 射压降和D3 的正向压降,均为 0.7V 左右。
结论:当输入中至少有一个为低电平(0.3V)时,输出为高电平
与分立元件电路相比,集成电路具有体积小、重量轻、可靠 性高、寿命长、功耗低、成本低和工作速度高等优点。因此,在 数字电路领域内,集成电路几乎取代了所有分立元件电路。
应当指出,基于半导体工艺的特点,集成电路中的二极管、 三极管制作比较容易,占芯片面积较小,而电容和高阻值电阻 制作较困难,占芯片面积较大。因此,在数字集成电路中,一般 都避免使用电容和高阻值电阻,而多用二极管、三极管替代。 在数字集成电路产品中,电容和高阻值电阻很少见,而晶体管 却用得较多,原因就在于此。
图3 - 18 TTL 异或门电路
这里应指出,在TTL 门典型电路或标准电路中,输出级采用 推拉式电路,其目的在于提高传输速度,增加负载能力。如果在 某些场合,对某逻辑电路不要求带更多的负载,只要求能满足一 定的逻辑关系,例如集成电路内部的逻辑电路,就应尽量简化。 如图3-18所示电路中点画线框内的部分电路,只需满足或非逻 辑,而负载很轻,因此这部分电路非常简单。
此外,还可以从另一角度把数字电路分为组合逻辑电路和 时序逻辑电路两大类。这将在以后说明。
衡量集成电路的一个参数指标———集成度,即单片上集 成的门数或元件数,从小规模(SSI)(几～ 十几门)→中规模 (MSI)(十几～ 100门)→大规模(LSI)(100门以上)→超大规 模(VLSI)(上万个门)→极大规模(ULSI)(达106数量级)。 I80860、MC68040 等电路均达几百万管,PentiumⅣ在千 万管以上。
第三节 TTL 集成门电路
一、数字集成电路概述
上节讨论的几个门电路如图3-8(a)、图3-9(a)和图3-10(a) 所示是由二极管、三极管、电阻和电容等元器件用导线或印制 电路线连接而成的,统称为分立元件电路。随着生产和科学技术 的不断发展,现在已能把电路中的半导体器件、电阻、电容及导 线都制作在一个半导体基片(通常是硅片)上,构成一个完整的电 路,封装在一个管壳内,这就是集成电路。