第13讲半导体工艺整合
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早期STI工艺流程
早期STI工艺流程示意图（续）
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先进STI工艺流程
先进STI工艺流程示意图
17
先进STI工艺流程
先进STI工艺流程示意图（续）
18
自对准STI的NAND闪存芯片
具有自对准STI的NAND闪存存储芯片示意图 AA: 有源区；FG: 浮栅；CG: 控制栅；WL: 字线
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半导体制造技术导论（第二版）
第十三章 半导体工艺整合
白雪飞 中国科学技术大学电子科学与技术系
提纲
• 简介 • 晶圆准备 • 隔离技术 • 阱区形成 • 晶体管制造 • 金属高������栅MOS • 互连技术 • 钝化
2
简介
半导体工艺整合
• CMOS工艺过程
– 前端(FEOL)工艺：有源区、阱区注入、栅图形化、晶体管源/漏极 – 中端(MEOL)工艺：自对准金属硅化物、接触孔图形化和刻蚀、接触孔钨
• 自对准双阱
– 双阱结构有较好的衬底控制，可使集成电路设计者有更多的设计自由度 – 自对准双阱可以节省一道光刻工艺 – 自对准双阱工艺形成的P阱和N阱不在同一个水平面，影响光刻解析度
• 双阱
– 双光刻双阱普遍用于先进CMOS集成电路芯片制造
22
N阱工艺流程
N阱工艺流程示意图
23
具有P阱和N阱的CMOS
• Bipolar和BiCMOS工艺
– <111>方向单晶硅晶圆 – 需要具有硅外延层晶圆形成一个重掺杂深埋层
6
NMOS芯片截面示意图
NMOS芯片截面示意图
7
早期CMOS芯片截面示意图
早期CMOS芯片截面示意图
8
隔离技术
隔离技术
• 整面全区覆盖氧化层
– 在平坦的硅表面生长适当厚度的氧化层，并进行图形化和刻蚀形成窗口 – 外加电压可以开启或关闭芯片上的MOS管，但不能开启寄生的MOS器件
• 低掺杂漏极 (LDD)
– 低能量、低电流的离子注入 – 低掺杂漏极(LDD)或源/漏扩展(SDE)技术用于抑制热电子效应
• 阈值电压调整工艺
– 低能量、低电流的离子注入
• 抗穿通工艺
– 穿通效应：源/漏极的耗尽区在栅与衬底偏压下相互连接 – 抗穿通离子注入（中能量、低电流）、大倾角离子注入（低能量、低电流）
• 早期互连技术
– 氧化物CVD、氧化物刻蚀、金属PVD、金属刻蚀
• 铝合金多层互连
– 电介质CVD、电介质平坦化、电介质刻蚀、钨CVD、大量钨去除、金属 叠层PVD、金属刻蚀
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NMOS晶体管自对准栅
NMOS晶体管自对准栅示意图
30
MOS晶体管热电子效应
MOS晶体管热电子效应
栅极宽度<2μm时，源/漏极偏压导致的电场加速电子使其隧道穿通栅氧化层
31
MOS晶体管LDD
MOS晶体管LDD示意图
32
具有LDD的MOS晶体管工艺
具有LDD的MOS晶体管工艺流程
33
阈值电压调整工艺
自对准STI的NAND闪存工艺
自对准STI的NAND闪存工艺过程
(a) 栅氧化，多晶硅和氮化物硬掩蔽层沉积
(b) 图形化刻蚀氮化物硬掩蔽层、多晶硅、栅氧化层和硅衬底
(c) 氧化物CVD；(d) 氧化物CMP；(e) 去除氮化物硬掩蔽层
20
阱区形成
阱区形成
• 单阱
– 早期CMOS集成电路只需Байду номын сангаас一个单阱，N阱或P阱
阈值电压调整工艺流程
34
抗穿通离子注入工艺
抗穿通离子注入工艺
35
大倾角离子注入工艺
大倾角离子注入工艺
36
金属高������栅MOS
金属高������栅MOS
• 先栅HKMG工艺
– 与后栅HKMG工艺相比，工艺步骤减少，总成本降低 – 高������和金属材料必须能够持续高温退火过程
• 后栅HKMG工艺
• DRAM工艺过程
– 叠层电容工艺、深沟槽电容工艺、埋字线(bWL)工艺
4
晶圆准备
晶圆准备
• CMOS工艺
– <100>方向单晶硅晶圆 – PMOS工艺使用N型晶圆 – NMOS工艺使用P型晶圆 – CMOS工艺可以使用N型和P型晶圆，但大部分使用P型晶圆 – 高速CMOS芯片必须使用硅外延层
– 与先栅HKMG工艺相比，有更多的工艺步骤 – HKMG在源/漏极和硅化物退火后形成，材料选择范围更广泛 – 通过去除虚栅增加沟道应变，通过选择性外延形成源/漏极
• 混合型HKMG工艺
– 混合了先栅和后栅的综合工艺 – NMOS先栅、PMOS后栅
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先栅HKMG工艺流程
先栅HKMG工艺流程示意图
具有P阱(a)和N阱(b)的CMOS示意图
24
自对准双阱工艺流程
自对准双阱工艺流程示意图
25
双光刻双阱工艺流程
双光刻双阱工艺流程示意图
26
双光刻双阱工艺流程
双光刻双阱工艺流程示意图（续）
27
晶体管制造
晶体管制造
• 金属栅工艺
– 扩散工艺形成源/漏极，刻蚀工艺形成栅极区域
• 自对准栅工艺
– 离子注入和加热退火工艺
39
后栅HKMG工艺流程
后栅HKMG工艺流程示意图
40
后栅HKMG工艺流程
后栅HKMG工艺流程示意图（续）
41
混合型HKMG工艺
具有NMOS先栅和PMOS后栅的混合型CMOS示意图
42
互连技术
互连技术
• 局部互连
– 相邻晶体管的互连，多晶硅或多晶硅硅化物
• 硅化钨、钨、氮化钨、硅化钛、硅化钴、硅化镍
沉积和CMP – 后端(BEOL)工艺：互连、钝化
• 铝互连：金属叠层(Ti/TiN/Al-Cu/TiN)PVD和刻蚀、电介质平坦化、通孔图形 化和刻蚀
• 铜互连：通孔图形化和刻蚀、沟槽图形化和刻蚀、阻挡层(Ta/TaN)和铜籽晶 层、铜电镀和退火、金属(Cu/Ta)CMP
• Flash工艺过程
– 前端工艺：有源区、字线、接触位线/源线、源线、接触位线、位线 – 后端工艺：通孔、金属层
• 硅局部氧化 (LOCOS)
– “鸟嘴”效应占据大量硅表面区域 – 多晶硅缓冲层(PBL)LOCOS工艺可降低“鸟嘴”效应
• 浅槽隔离 (STI)
– 减小隔离氧化层所占据的硅表面空间 – 消除LOCOS工艺元件区和氧化物表面之间的阶梯
• 自对准浅槽隔离
– Flash存储芯片最常使用的隔离技术
10
整面全区覆盖氧化隔离
整面全区覆盖氧化隔离PMOS芯片示意图
11
局部氧化隔离技术
局部氧化(LOCOS)隔离技术
12
“鸟嘴”效应
LOCOS工艺的“鸟嘴”效应 (a) LOCOS“鸟嘴”示意图；(b) 截面俯视图
13
多晶硅缓冲层LOCOS工艺
多晶硅缓冲层LOCOS工艺流程示意图
14
早期STI工艺流程
早期STI工艺流程示意图
早期STI工艺流程
早期STI工艺流程示意图（续）
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先进STI工艺流程
先进STI工艺流程示意图
17
先进STI工艺流程
先进STI工艺流程示意图（续）
18
自对准STI的NAND闪存芯片
具有自对准STI的NAND闪存存储芯片示意图 AA: 有源区；FG: 浮栅；CG: 控制栅；WL: 字线
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半导体制造技术导论（第二版）
第十三章 半导体工艺整合
白雪飞 中国科学技术大学电子科学与技术系
提纲
• 简介 • 晶圆准备 • 隔离技术 • 阱区形成 • 晶体管制造 • 金属高������栅MOS • 互连技术 • 钝化
2
简介
半导体工艺整合
• CMOS工艺过程
– 前端(FEOL)工艺：有源区、阱区注入、栅图形化、晶体管源/漏极 – 中端(MEOL)工艺：自对准金属硅化物、接触孔图形化和刻蚀、接触孔钨
• 自对准双阱
– 双阱结构有较好的衬底控制，可使集成电路设计者有更多的设计自由度 – 自对准双阱可以节省一道光刻工艺 – 自对准双阱工艺形成的P阱和N阱不在同一个水平面，影响光刻解析度
• 双阱
– 双光刻双阱普遍用于先进CMOS集成电路芯片制造
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N阱工艺流程
N阱工艺流程示意图
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具有P阱和N阱的CMOS
• Bipolar和BiCMOS工艺
– <111>方向单晶硅晶圆 – 需要具有硅外延层晶圆形成一个重掺杂深埋层
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NMOS芯片截面示意图
NMOS芯片截面示意图
7
早期CMOS芯片截面示意图
早期CMOS芯片截面示意图
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隔离技术
隔离技术
• 整面全区覆盖氧化层
– 在平坦的硅表面生长适当厚度的氧化层，并进行图形化和刻蚀形成窗口 – 外加电压可以开启或关闭芯片上的MOS管，但不能开启寄生的MOS器件
• 低掺杂漏极 (LDD)
– 低能量、低电流的离子注入 – 低掺杂漏极(LDD)或源/漏扩展(SDE)技术用于抑制热电子效应
• 阈值电压调整工艺
– 低能量、低电流的离子注入
• 抗穿通工艺
– 穿通效应：源/漏极的耗尽区在栅与衬底偏压下相互连接 – 抗穿通离子注入（中能量、低电流）、大倾角离子注入（低能量、低电流）
• 早期互连技术
– 氧化物CVD、氧化物刻蚀、金属PVD、金属刻蚀
• 铝合金多层互连
– 电介质CVD、电介质平坦化、电介质刻蚀、钨CVD、大量钨去除、金属 叠层PVD、金属刻蚀
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NMOS晶体管自对准栅
NMOS晶体管自对准栅示意图
30
MOS晶体管热电子效应
MOS晶体管热电子效应
栅极宽度<2μm时，源/漏极偏压导致的电场加速电子使其隧道穿通栅氧化层
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MOS晶体管LDD
MOS晶体管LDD示意图
32
具有LDD的MOS晶体管工艺
具有LDD的MOS晶体管工艺流程
33
阈值电压调整工艺
自对准STI的NAND闪存工艺
自对准STI的NAND闪存工艺过程
(a) 栅氧化，多晶硅和氮化物硬掩蔽层沉积
(b) 图形化刻蚀氮化物硬掩蔽层、多晶硅、栅氧化层和硅衬底
(c) 氧化物CVD；(d) 氧化物CMP；(e) 去除氮化物硬掩蔽层
20
阱区形成
阱区形成
• 单阱
– 早期CMOS集成电路只需Байду номын сангаас一个单阱，N阱或P阱
阈值电压调整工艺流程
34
抗穿通离子注入工艺
抗穿通离子注入工艺
35
大倾角离子注入工艺
大倾角离子注入工艺
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金属高������栅MOS
金属高������栅MOS
• 先栅HKMG工艺
– 与后栅HKMG工艺相比，工艺步骤减少，总成本降低 – 高������和金属材料必须能够持续高温退火过程
• 后栅HKMG工艺
• DRAM工艺过程
– 叠层电容工艺、深沟槽电容工艺、埋字线(bWL)工艺
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晶圆准备
晶圆准备
• CMOS工艺
– <100>方向单晶硅晶圆 – PMOS工艺使用N型晶圆 – NMOS工艺使用P型晶圆 – CMOS工艺可以使用N型和P型晶圆，但大部分使用P型晶圆 – 高速CMOS芯片必须使用硅外延层
– 与先栅HKMG工艺相比，有更多的工艺步骤 – HKMG在源/漏极和硅化物退火后形成，材料选择范围更广泛 – 通过去除虚栅增加沟道应变，通过选择性外延形成源/漏极
• 混合型HKMG工艺
– 混合了先栅和后栅的综合工艺 – NMOS先栅、PMOS后栅
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先栅HKMG工艺流程
先栅HKMG工艺流程示意图
具有P阱(a)和N阱(b)的CMOS示意图
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自对准双阱工艺流程
自对准双阱工艺流程示意图
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双光刻双阱工艺流程
双光刻双阱工艺流程示意图
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双光刻双阱工艺流程
双光刻双阱工艺流程示意图（续）
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晶体管制造
晶体管制造
• 金属栅工艺
– 扩散工艺形成源/漏极，刻蚀工艺形成栅极区域
• 自对准栅工艺
– 离子注入和加热退火工艺
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后栅HKMG工艺流程
后栅HKMG工艺流程示意图
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后栅HKMG工艺流程
后栅HKMG工艺流程示意图（续）
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混合型HKMG工艺
具有NMOS先栅和PMOS后栅的混合型CMOS示意图
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互连技术
互连技术
• 局部互连
– 相邻晶体管的互连，多晶硅或多晶硅硅化物
• 硅化钨、钨、氮化钨、硅化钛、硅化钴、硅化镍
沉积和CMP – 后端(BEOL)工艺：互连、钝化
• 铝互连：金属叠层(Ti/TiN/Al-Cu/TiN)PVD和刻蚀、电介质平坦化、通孔图形 化和刻蚀
• 铜互连：通孔图形化和刻蚀、沟槽图形化和刻蚀、阻挡层(Ta/TaN)和铜籽晶 层、铜电镀和退火、金属(Cu/Ta)CMP
• Flash工艺过程
– 前端工艺：有源区、字线、接触位线/源线、源线、接触位线、位线 – 后端工艺：通孔、金属层
• 硅局部氧化 (LOCOS)
– “鸟嘴”效应占据大量硅表面区域 – 多晶硅缓冲层(PBL)LOCOS工艺可降低“鸟嘴”效应
• 浅槽隔离 (STI)
– 减小隔离氧化层所占据的硅表面空间 – 消除LOCOS工艺元件区和氧化物表面之间的阶梯
• 自对准浅槽隔离
– Flash存储芯片最常使用的隔离技术
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整面全区覆盖氧化隔离
整面全区覆盖氧化隔离PMOS芯片示意图
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局部氧化隔离技术
局部氧化(LOCOS)隔离技术
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“鸟嘴”效应
LOCOS工艺的“鸟嘴”效应 (a) LOCOS“鸟嘴”示意图；(b) 截面俯视图
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多晶硅缓冲层LOCOS工艺
多晶硅缓冲层LOCOS工艺流程示意图
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早期STI工艺流程
早期STI工艺流程示意图