基于QuartusⅡ设计的频率计

重庆师范大学

期末考核提交材料

课程名称： EDA原理及应用

院系：物理与电子工程学院

时间： 2012—2013学年度第2学期

专业：电子信息科学与技术（职教师资）年级： 2011级

培养层次：本科

学生姓名：

学号：

成绩：

基于QuartusⅡ设计的频率计

摘要：计数器在数字电路中有着广泛的应用，现提出一种计数器设计穿插在电

子电路设计的教学方法，使学生能够快速地根据现有的数字电路知识转化到EDA 的应用。

关键词频率计；电子设计自动化；Verilog

0 引言：随着EDA技术的发展和应用领域的扩大，EDA技术在电子信息、通信、

自动控制及计算机应用等领域的重要性日益突出。同时，随着技术市场对EDA技术需求的不断提高，产品的市场效率和技术要求也必然会反映到数学和科研领域中来。以最近的十届全国大学生电子设计竞赛为例，涉及EDA技术的赛题从未缺席过。对诸如斯坦福大学、麻省理工学院等美国一些著名院校的电子与计算机实验室建设情况的调研表明，其EDA技术的教学与实践的内容也十分密集；在其本科和研究生教学中有两个明显的特点：其一，各专业中EDA教学实验课程的普及率和渗透率极高；其二，几乎所有实验项目都部分或全部地融入了EDA技术，其中包括数字电路、计算机组成与设计、计算机接口技术、数字通信技术、嵌入式系统、DSP等实验内容，并且更多地注重创新性实验。这显然是科技发展和市场需求双重影响下自然产生的结果。

1．QuartusⅡ简介：QuartusⅡ是Altera提供的FPGA/CPLD开发集成环境，

Altera是世界最大的可编程逻辑器件供应商之一。QuartusⅡ在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plusⅡ的更新换代产品，其界面友好，使用便捷。

2.计数器设计

这里首先设计测频用的、含时钟使能控制的2位十进制计数器。

2.1：设计电路原理图。频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里用一个双十进制计数器74390和其他一些辅助元件来完成。首先建立图像编辑环境，再在原理图编辑窗口分别键入74390、AND4、AND2、NOT、INPUT和OUTPUT元件名，调出这些元件，并按照图1链接好电路原理图。图中，74390连成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1CLKA。与门的另一端由计数使能信号enb 控制：当enb=1时允许计数；enb=0时禁止计数。计数器1的4 位输出去q[3]、q[2]、q[1]和q[0]并成总线表达方式，即q[

3..0]（注意原理图中的总线表示方法，如Q[3..0],与VHDL不同），由图1左下角的OUTPUT输出端口向外输出计数值。同时由一个4输入与门和两个反相器构成进位信号，进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]、q[4],总线输出信号是q[7..4]。这两个计数器的总的进位信号，可由一个6输入与门和两个反相器产生，由cout输出。Clr是计数器的清零信号。

图一含有时钟使能的2位十进制计数器

在原理图的绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式（粗线条表示总线）。对于以标号方式进行总线连接，如图1所示。例如一根8位的总线bus1[7..0]欲与三根分别为1、3、4位宽的连线相接，他们的标号可分别为bus1[0]、bus1[3..1]、bus1[7..4]。最后将图1电路存盘，文件为conter.dbf 2.2：建立工程。为了测试图1电路的功能，可以将conter.bdf设置成工程，工程名和顶层文件名都取为conter。建立工程后，如果要了解74390内部的情况，可以在其上双击鼠标。

2.3：系统仿真。完成设计即可对电路的功能进行测试。由图2可见，电路的功能完全符合原设计要求：当clk输入时钟信号时，clr信号具有清零功能；当enb为高电平时允许计数，低电平时禁止计数；当低4位计数器计到9时向高4位计数器进位。另外由于图中没有显示出高4位计数器计到9，故看不到count的进位信号。

图2 2位十进制计数器工作波形

2.4：生成元件符号。选择左上File中德相关项，将当前文件conter.bdf变成一个元件conter后存盘，以便在高层次设计中调用。

3.频率计主结构电路设计

根据频率计的测频原理，可以完成如图3所示的频率计主体结构的电路设计。

方法同上。首先关闭原来的工程，再打开一个新的原理图编辑窗口，并将此空原理图设为工程，文件名可取为ft_top。然后在基于新工程的原理图编辑窗口调入

图3所示的所有元件，连接好后存盘。

图3 2位十进制频率计频率计顶层设计原理图文件

图3所示的电路中，74374是8位锁存器；74248是七段BCD译码器，它的7位输出可以直接与7段公阴数码管相接，图上方的74248显示个位频率计数值，下方的显示十位频率计数值；conter是电路图1构成的元件。在这些元件上双击鼠标，可以看到内部的电路结构。此电路的工作时序波形图4所示，由该波形可以清楚地了解电路的工作原理。

在图4的激励波形的设置中要注意，根据仿真需求，元件conter的输入信号的设置：其中F_IN是待测频率信号（设周期为410ns）；CNT_EN是对待测频率脉冲计数允许信号（设周期为32us）；当CNT_EN高电平时允许计数，低电平时禁止计数。

图4 2位十进制平频率计测频仿真波形

仿真波形显示，当CNT_ＥＮ为高电平时允许conter对F_IN计数，低电平时conter 停止计数，由锁存信号LOCK发出的脉冲，将conter中的二个4位十进制数“39”锁存进74374中，并由74374分高低位通过总线H[6..0]和L[6..0]输给74248译码输出显示，这就是测得的频率值。十进制显示值“39”的7段译码值分别是“6F”和“4F”。此后由清零信号CLR对计数器conter清零，以备下一周期计数之用。图3中的进位信号COUT是留待频率计扩展用的。

在实际测频中，由于CNT_EN是测频控制信号，如果其频率选定为0.5Hz，则其允许计数的脉宽为1s，这样，数码管就能直接显示F_IN的频率值了。

4.时序控制电路设计

由波形图4可知，欲使频率计能自动测频，还需增加一个测频时序控制电路，要求它能按照图4所示的时序关系，产生三个控制信号：CNT_EN、LOCK和CLR，以便使频率计能自动完成计数、锁存和清零三个重要的功能步骤。

根据控制信号CNT_EN、LOCK和CLR的时序要求，图5给出了相应的电路，设该电路的文件名为tf_ctro,bdf。该电路由三个部分组成：4位二进制计数器7493、4-16译码器74154和两个由双与非门构成的RS触发器。其中的74154也可以用3—8译码器74138代替，甚至用其他电路形式实现此功能，大家可以试一试。

对图5所示电路（取文件名为tf_cteo.bdf）的设计和验证流程同上，包装入库的元件名为tf_ctro。对其建立工程后即可对其功能进行仿真测试。图6即为其时序