一种零中频接收机的镜像抑制办法

一种零中频接收机的镜像抑制办法

技术领域

本实用新型涉及移动通信技术领域，尤其涉及一种射频拉远系统零中频镜像消除的方法。

背景技术

随着通信领域的信号带宽越来越宽，特别是LTE时代的到来，并且混模制式信号传输的需求增加，零中频方案成为解决大带宽信号传输的一个有效途径。

在零中频的应用过程中发现，由于I路和Q路的相位和幅度不平衡而导致的信号镜像存在，镜像会影响系统的指标。当主信号关于中心频点对称时，镜像与主信号会重叠在一起，此时会影响信号的EVM；当主信号不关于中心频点对称时，主信号与镜像关于中心频点对称，影响系统的带内杂散，同时会对带内的其他有用信号干扰。本发明提供了一种零中频的校正方法。该方法应用简单，通过设备上电自动进行校准，无需人工干预。特别适合在LTE及其混模制式的信号大带宽信号的传输过程中应用。

附图说明：

图1 零中频镜像校正硬件结构图；

图2 零中频校正FPGA接收部分实现结构图；

图3零中频校正FPGA发送部分实现结构图；

发明内容

该抑制办法首先要搭建如下的硬件实现框架，如图1所示。该结构分为：上行滤波器，上行切换开关SW1，上行放大器，上行零中频调制器，上行AD，射频上行本振，FPGA芯片，监控部分，下行DA，下行调制器，下行滤波器，下行放大器，下行射频开关SW2，射频下行本振。

零中频的射频拉远系统包括上行和下行链路，本发明首先需要在正常的信号链路建立之前，FPGA发送一个大带宽的白噪声信号，该信号通过环回到上行接收，接收端应用此信号进行系数计算，并且将此系数写死到FPGA当中，校正正常信号的镜像。

上行切换开关SW1在信号链路正常的情况下是打到1点，在镜像校正的情况下打到2点与下行开关相连。

下行切换开关SW2在信号链路正常的情况下是打到2点，在镜像矫正的情况下打到1点与上行开关相连。

上行滤波器是为了滤除系统有用信号外的其他信号，要求滤波器的抑制性好，波动良好。

上行放大器用来放大射频信号，以便能够将AD前端的信号功率放大，有效的利用AD的位数，使得采样精度更高。

上行零中频调制器将射频信号调制为零频信号，一般的零中频调制器都会带有镜像的抑制功能，本发明也是利用零中频芯片实现镜像的第一级校正。该芯片输出为差分信号，IQ两路，那么对应到AD芯片就需要双路的AD来接收零中频调制器输出的信号。

上行AD芯片实现零频信号的模拟到数字的转换。芯片可采用市场上常见的200MHz以下的型号，该速率能够实现带宽200MHz 的信号采样（在零中频方案中）。AD芯片输出为11位的数据，因

为该芯片为双路，那么数字输出可分为I路数据和Q路数据。

射频上行本振为零中频调制器的本振，该本振与射频信号的中心频点相同，零中频调制器以其为本振将射频信号下变频为零频信号。

FPGA芯片上是实现镜像抑制的第二级器件，第一级为上行零中频调制器。在正常的信号链路中，FPGA在上行链路中实现下变频、CPRI打包、搬频等功能。在本发明中主要说明其实现镜像抑制的方法。FPGA接收到I路和Q路数据后进行自相关和互相关操作，之后将所得到的数据通过总线发送到监控部分，监控用此数据进行计算得到校正系数A和P，然后将此校正系数下发到FPGA，FPGA 根据此数据对链路数据进行校正。此后此系数会固定在FPGA的校正模块当中。实现信号链路零中频镜像信号的消除。

下行DA芯片作为下行链路的数字到模拟的转换器件，将FPGA 发送过来的数据进行数模转换。在本发明中，其将FPGA发送的校正数据进行模数转换发送给下行调制器。DA为16位双路芯片。中频的选择可以选择高中频，这样能够用后面的滤波器把下行镜像和直流抑制掉，保证给到上行的信号质量。

下行调制器是将DA输出的中频信号调制为射频信号。射频下行本振提供下行调制器本振信号。

下行滤波器将有用信号带外的信号进行抑制。

下行放大器对下行的射频信号进行线性放大。

FPGA接收部分实现框图如图2所示。I为AD芯片输出的I路输出，Q为AD芯片输出的Q路数据。FPGA首先通过I data接收和Q data接收两个模块分别将I路和Q路数据获取，通过内部乘法器将获得的每一个数据进行自相关运算，得到2

I和2n Q(n为采样的的

n

第几个数据，最大值取决于采样的数据深度)。此操作通过I自相关

模块和Q 自相关模块实现。并通过I 、Q 互相关模块实现每一个I 和Q 的互相关，得到n n Q I *。此三种类型的数据通过校正数据交互模块得到2n I E 、2n Q E 和n n Q I E *发送到监控部分。这三个数据为将所

得的2n I 、2n Q 和n n Q I *数据加和求平均。监控部分将校正系数计算完

成后下发到Qdata 校正模块。本发明以I 路数据为基准对Q 路数据进行校正，故Q 路数据多了Qdata 校正模块。假设Q 路校正后的数据为n c

Q ，那么 n c Q ()n n n n Q A Q P I =++。I 路无需校正。

因FPGA 无法实现除法操作，监控部分实现求参数功能，用以下的公式：

E E A 2*E =222（I ）-（Q ）

（Q ）； A E I Q E I P -=2（1+）*（）（）该公式在“无线通

信接收机中基带信号的IQ 不平衡校准方法及设备”专利中已经有描述。

FPGA 下行白噪声发生部分如图3所示。

FPGA 基带部分产生一个白噪声，经过内插模块内插之后提高信号的速率，经过内插之后的信号仍然是一个全频带的白噪声，经过数字滤波器之后将产生一个带宽等同于射频带宽的白噪声信号，该信号经过下行链路发送。

实施方式：

1. SW1打到2触点，SW2打到1触点。

2. 系统上电后首先FPGA 白噪声产生模块发送基带白噪声信号，经过内插和滤波器之后，送到DA 芯片为大带宽的白噪声信号,DA 转换之后经过下行射频链路调制为射频信号。

3. 大带宽白噪声信号经过两个开关SW1和SW2耦合到上行链