JK触发器集成电路设计 Cadence软件模拟仿真

JK触发器集成电路设计 Cadence软件模拟

仿真

专业综合技能训练报告

——JK触发器的设计

学院：机械与电子工程学院

专业：电子科学与技术

班级：080631

姓名：陈振

学号：08063104

指导老师：蔡志民老师

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一、实验目的：

1、熟悉UNIX的概念与基本操作;

2、掌握 Cadence软件的基本操作;

3、了解Schematic设计环境

4、掌握原理图的设计方法

5、熟悉前仿真参数设置和仿真步骤

6、学会验证仿真结果

二、实验原理

1、JK触发器的构造及功能：

触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。本次是用MOS 器件设计一个JK触发器，通过JK 触发器的功能设计电路图，再转

换为MOS 器件的电路。触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即\和\，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。于采用的电路结构形式不同，触发信号的触发方式也不一样。根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。电平触发方式结构简单、触发速度快。在时钟信号有效电平期间，触发器总是处于可翻转状态，输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间，触发器状态保持不变。因此，在时钟信号有效电平宽度较宽时，触发器会连续不停地翻转。如果要求每来一个CLK 脉冲触发器仅翻转一次的话，则对时钟脉的

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有效电平的宽度要求极为苛刻，所以实际中应用并不广泛。边沿触发方式的特点是：触发器只在时钟跳转时刻发生翻转，而在C=1 或C=0 期间，输入端的任何变化都不影响输出。

主从型JK 触发器:主从型JK 触发器转换的各种功能的触发器都属于主从触发方式。这种触发方式的工作特点是：克服了在CLK 有效电平期间多次翻转现象，具有一次翻转特性。就是说，在CLK 有效电平期间，主触发器接受了输入信号发生一次翻转后，主触发器状态就一直保持不变，也不再

随输入信号的变化而变化。一次翻转特性有利有弊：利在于克服了空翻现象；弊是带来了抗干扰能力差的问题。

本次设计研究的是下降沿跳变主从JK 触发器。

主从ＪＫ触发器的原理图如图１所示：

若J = 1、K = 0 则CLK = 1 时主触发器置1，待CLK = 0 后从触发器亦随之置1，即Q* = 1。

若J = 0 = １则CLK = 1 时主触发器置0 原来是0则置成1，待CLK =0 以后从触发器亦随之置0，即Q*= 0。

若Ｊ= Ｋ = 0，则于门Ｇ 7、Ｇ 8 被封锁，触发器保持原来状态不变，即Q* = Q。

若Ｊ= Ｋ = 1，需要分两种情况考虑。第一种情况是Q = 0。这时门Ｇ 8 被Ｑ端的低电平封锁，CLK = 1时仅Ｇ 7 输出低电平信号，故主触发器置1，CLK= 0 后从触发器亦随之置1，即Q* = 1；第二种情况是Q = 1。这时门Ｇ 7 被Ｑ＇端的低电平封锁，CLK = 1 时仅Ｇ 8输出低电平信号，故主触发器置０，CLK = ０后从触发器亦随之置０，即Q* = ０。

2、电路设计思路：

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原理图可知主从JK 触发器是八个与非门和一个反相器构成。所以现在设计与非门的原理图。

根据MOS管的特点设计的与非门的原理图如图2所示：反相器的设计和与非门的一样，反相器的原理图如图3

所示：

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