第十章 数字电路版图

时序检查
由于最终的平面布 局输出文件说明了 各个门的总体位置， 平面布局工具可以 输出一个包含有导 线估计长度的文件， 并送回到数字电路 模拟器中。通过仿 真查看布线对电路 时序的影响情况
I/O驱动器 I/O驱动器是一些特殊的单元，它们将驱动 输入信号，提供输出，并包括了ESD保护和 测试电路。 布线 当这些逻辑门和I/O单元各就其位后，就可 以把每一部分用导线连接在一起。
第十章 数字电路版图
数字芯片可能含有成千上万个晶体管，需要依 靠计算机辅助工具来进行版图设计。 了解数字电路版图的自动设计工具如何工作能 帮助更好的设计电路版图，弥补软件的不足。
设计过程
验证电路逻辑 采用VHDL或Verilog语言来设计规模庞大的 数字电路
编译网表 完成对逻辑设计的验证后，就可以把VHDL编码输 入到一个逻辑综合器中，生产网表。
设计者在开始编译VHDL编码时根据芯片的 要求，决定在编译时优先考虑的因素：速度， 或面积，或功耗。编译结果将因优先考虑问 题的不同而不同。
驱动强度
编译器可以生产极大的网络，一个网络的单元 数越多，驱动它们所需要的功率就越大。一个 网络的单元数越多，驱动它们所需要的功率就 越大。如果我们试图用单个驱动源来驱动太多 的门，那就有可能使驱动晶体管过载，电路将 不能工作。 驱动能力是指单元的驱动强度或扇出，表示一 个门能驱动多少个器件。一个库中的任何单元 都可以成为驱动门。
Байду номын сангаас
版图设计过程
平面布局布线工具(place and route tools) 功能：在芯片上划出功能区域、确定这些区域间 的连接关系、确定I/O压焊块的位置，并反馈有关 平面布局在进行布线时的难易程度。
功能块的布局 例如芯片中有微处理单元(MPU),一个浮点 单元(FPU),RAM,ROM等模块。 每一个功能区放在那里是有你而不是计算机 决定的。布局时要考虑到摆放位置对版图、 布线的影响。
时钟树的综合
时钟序列信号的布线网络称为时钟网络，要 连接成千上万个门。 为了提高时钟的驱动能力，需要把时钟网络 分割成较小的部分，再加入缓冲器，这一网 络被分割成树枝状，称为时钟树。建立时钟 树的过程称为时钟树综合。
增加更多的缓冲器也增加了延时。所以一旦 综合了时钟网络或者其他大扇出的网络被缓 冲时，需要用编译过的网标重新模拟设计。
供电网络
把电源连至各逻辑门有一定的规则。电源线 必须以某一处为中心并按一定方向走线。
距离VDD较远的单元，由于经历了长导线，导线电阻电阻较大，压降大
采用金属线与电源轨线交叉搭接，得到一个方块的大网络
时钟网络布线
完成电源线的布置后，就可以进行时钟树布 线。 可以采用许多方法来布线时钟网络。每一种 工具都有它特别的工作方式。
门的分组：确定了功能区后，要做的第一件 事就是把所有相关的门就近放置。 模块级的连接关系:布置芯片的输入和输出 (I/O)单元。工具还会显示模块之间必须得 布线连接。
使用飞线
布局布线后，会显示模块和模块之间以及模块和 I/O压焊块之间的所有导线连接，称为飞线。 在计算机上按动鼠标选中、拖动和调整模块时， 可以看到这些导线连接会随着光标同时移动
验证
设计验证 布局布线完成后，将得到的网表和提取的寄 生参数表反标到程序中，进行后仿真，验证 布局布线后是否满足时序要求。 物理验证 提取出GDSII文件
DRC和LVS检查
例如可供选择的反相器有1x、2x或4x等， 这些代号表明了它们的驱动强度。1x可驱动 两个门，所以2x能驱动四个门，而4x可驱 动八个门。
缓冲单元 如果编译器把一个大的网络分割成较小易驱 动的部分，将插入额外的门来驱动每一个新 形成的小网络，这些额外的门称为缓冲单元。 缓冲单元帮助驱动门和布线电容，本身没有 什么逻辑功能。