(完整word版)锁相环发展现状

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

1.1 锁相环的发展及国内外研究现状

锁相环(PLL-Phase Locked L00P)是自动频率控制和自动相位控制技术的融合。人们对锁相环的最早研究始于20世纪30年代,其在数学理论方面的原理,30年代无线电技术发展的初期就己出现。1930年建立了同步控制理论的基础,1932年法国工程师贝尔赛什(Bellescize)发表了锁相环路的数学描述和同步检波论,第一次公开发表了对锁相环路的数学描述【1】。锁相技术首先被用在同步接收中,为同步检波提供一个与输入信号载波同频的本地参考信号,同步检波能够在低信噪比条件下工作,且没有大信号检波时导致失真的缺点,因而受到人们的关注,但由于电路构成复杂以及成本高等原因,当时没有获得广泛应用。

到了1943年锁相环路第一次应用于黑白电视接收机水平同步电路中,它可以抑制外部噪声对同步信号的干扰,从而避免了由于噪声干扰引起的扫描随机触发使画面抖动的象,使荧光屏上的电视图像稳定清。随后,在彩色电视接收机中锁相电路用来同步彩色脉冲串。从此,锁相环路开始得到了应用,迅速发展。

五十年代,随着空间技术的发展,由杰费(Jaffe)和里希廷(Rechtin)研制成功利用锁相环路作为导弹信标的跟踪滤波器,他们第一次发表了含有噪声效应的锁相环路线性理论析文章,并解决了锁相环路最佳设计化问题【2】。空间技术的发展促进了人们对锁相环路及其理论的进一步探讨,极大地推动了锁相技术的发展。

六十年代初,维特比(Viterbi)研究了无噪声锁相环路的非线性理论问题,发表了相干通信原理的论文。最初的锁相环都是利用分立元件搭建的,由于技术和成本方面的原因,所以当时只是用于航天、航空等军事和精密测量等领域。集成电路技术出现后,直到1965年左右,随着半导体技术的发展,第一块锁相环芯片出现之后【3】,锁相环才作为一个低成本的多功能组件开始大量应用各种领域。最初的锁相环是纯模拟的(APLL),所有的模块都由模拟电路组成,它大多由四象限模拟乘法器来构建环路中的鉴相器,环路滤波器为低通滤波器(由电阻R电容C组成),压控振荡器的结构多种多样。由于APLL在稳定工作时,各模块都可以认为是线性工作的,所以也称为线性锁相环LPLL(Linear Phase.hckedbop)。APLL对正弦特性信号的相位跟踪非常好,它的环路特性主要由鉴相器的特性决

定。其主要用于对信号的调制。

70年代,林特赛(Undsy)和查理斯(Chanes)在做了大量实验的基础上进行了有噪声的一阶、二阶及高阶PLL的非线性理论分析。随着人们对锁相技术的理论和应用进行的深入广泛的研究,伴随着数字电路的发展,鉴相器部分开始由数字电路代替,其它部分仍为模拟电路,这种锁相环就是最初的数字锁相环(DPLL),准确的名称为数模混合锁相环(Mixed-single PLL)。随着数模混合锁相环技术和理的不断发展和完善,其成为了锁相环的主流。

现在随着通信行中对低成本、低功耗、大带宽、高数据传输速率的需求,集成电路不断朝着高集成度、低功耗的方向发展【4】。低功耗、高工作频率、低电压的锁相环设计中,主要的挑战是设计合适的压控振荡器和高频率的分频器,针对这方面的研究,设计师们不断提出不同的技术,如压控振荡器和分频器由原来的串接改为堆叠结构、DH-PL L结构等,随着设计人员的不断努力,锁相坏的性能不断提高,现在已经有工作频率达50GHz的锁相环,同时也在通信和航空航天等领域中发挥着越来越重要的作要。

国外自第一个锁相环集成产品问世以来,几十年问发展极为迅速,产品种类繁多,工艺日新月异。目前,除某些特殊用途的锁相环路外,几乎全部集成了,已生产出数百个品种。现在,锁相技术己经成为一门系统的理论科学,它在通信、雷达、航天、精密测量、计算机、红外、激光、原子能、立体声、马达控制以及图像等技术部门获得了广泛的应用。

美国国家半导体(Nation Semi Conducto r)于2003年6月宣布推出的LMx243x 系列锁相环芯片,其操作频率高达3GHz以上,适用于无线局域网、5.8GHz室内无绳电话、移动电话及基站等应用方案。低功耗、超低的相位噪声(正常化相位噪音可达到—219dBcmz)使其突显优势。

国内的浩凯微电子(上海)有限公司于2007年底研发出具有完全自主知识产权的高性能时钟锁相环IP系列产品,目前该系列产品已经过MPW硅验证。该锁相环系列采用全新的结构,独特的电荷泵和差分VCO的设计,可以抑制电源和衬底噪声对VCO的影响以确保PLL有非常低的噪声,差分VCO的独特设计可以输出时钟维持50%占空比且与VCO同频,由于不需要倍频振荡,VCO本身的功耗可降为常规设计的四分之一,有效降低了功耗。相比国外而言,我国国内

的IC设计水平相对比较落后,模拟设计环节更是薄弱,PLL的技术几乎被国外垄断,国内很少有企业掌握高性能PLL核心技术,产品更是少。CPPLL作为应用最广泛的一种锁相环,虽然它的理论己经比较成熟,但是它的设计与实现涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面,难度比较大。

相关文档
最新文档