定制版图设计基础

ASIC的版图设计实现方法

对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。

§1 全定制设计方法(Full-Custom Design Approach)

全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。

这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改:对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径... 。这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。

目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。

模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。

简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。

图1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路)

需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。当然,每个D触发器还要考虑彼此之间版图的偶合度问题。

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全定制设计的方法, 要求CAD系统提供完整的检查和验证功能。因为设计人员不可避免地会造成版图上的某些错误,需要通过自动的CAD工具加以发现并纠正。这些工具包括设计规则检查(DRC)、电连接性检查( ERC )、版图与电路图一致性检查( LVS ) 等等。

图1一个由全定制方法设计的模拟集成电路的版图(7640电路)

§2 半定制设计方法(Semi-Custom Design Approach)

数字电路主要是由晶体管和连接线两大部分组成(模拟部分仍然用全定制，类似于数模混合？)。晶体管除了数量多少有差别外,其基本构造都是相同的。不同的电路实际上是应该说是由晶体管的不同连接方式产生的。设想这样的情况: 假如先将一定数量的晶体管制作好, 按一定的规则排成阵列, 形成可称之为“母片”或“基片”的半成品,然后用不同的连线方式来形成不同的具体电路。由于半成品母片是事先作好并批量生产的,因此,这样的方法一定能大大加快专用电路的设计速度,降低设计成本。

半定制的设计方法与名称正是由此而来。

半定制主要有门阵列(Gate Array)和门海(Sea of Gate)两种形式。

§2-1门阵列

数字电路的基本逻辑单元与其说是晶体管不如说是逻辑门。因此, 若先将单个的晶体管排成一定的逻辑门形式, 再将这些逻辑门排成一定的阵列, 阵列中留有规则的布线通道负责门与门之间的连接, 如图8-2所示,这就构成了所谓的“门阵列母片”形式。当然, 母片四周还要有I/O压焊块负责将来芯片内部与外部的通信。

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图2 门阵列母片结构

作为门阵列母片基本单元的那些大小、形状完全相同的门单元(CELL), 其实还远远不

是真正的逻辑门, 它们只是一组组靠得比较近的晶体管而已。因为基本单元内部构成真正逻辑门的连接关系(可称之为“内连线”)还并不存在, 它们在工艺上将与那些在布线通道内负责门与门之间连接的“外连线”一道制作完成。

为了方便设计者, 实际的门阵列CAD系统不但提供各种规格的门阵列母片,还将各种具有相应配套工艺参数的逻辑门的内连线也保存起来, 形成“宏单元库”。比如对应于2 m 工艺的某种门阵列母片的宏单元库, 内部有“与门”、“或门”、“非门”、“与非门”、“或非门”、“异或门”、“传输门”、“三态门”等等逻辑门的连接关系版图。作为用户或设计者, 只须设计并输入电路图, 选择相应的工艺并确定合适的母片, CAD系统就会根据布局需要到宏单元库中调用相应的逻辑门(内连线版图)布置到相应的CELL上,形成一个个完整的逻辑门, 最后按某种布线算法完成整个电路门与门之间外连线的连接工作, 经过验证等, 版图设计工作即告完成。各种逻辑门逻辑功能不同, 需要的晶体管数也是不一样的, 如“非门”需要两个管子, 而两输入“与门”需要六个管子, 两输入“与非门”需

111 要四个管子,…这就有了不同的门阵列母片单元形式和不同大小的宏单元。

常用的CMOS 门阵列母片单元形式分为四管单元和六管单元两种。四管单元的母片是针对两输入“与非门”、“或非门”而优化设计的。对于三输入“与非门”和两输入“与门”、“或门”, 由于需要六只管子故只能采用两个单元来加以实现。这样, 两个单元的八只管子中就有两只管子的面积是被浪费掉的。采用六管单元的母片可以支持上述三输入端的“与非门”, 但对于倒相器、两输入端的“与非门”等同样会产生无用晶体管。

图3 CMOS 门阵列四管单元母片的单元版图

图3是一个CMOS 门阵列四管单元母片的单元版图。图中两对CMOS 管,一对栅极相连, 一对栅极断开。利用这一特点可方便地实现“三态门”等的内部连接, 见图8-4。该“三态门”对应的电路可参见图3 - 5。 E

E

A V DD

F P 阱 GND 图4 “三态门”的宏单元版图

读者不妨在图3所示的四管单元母片的单元版图上, 自行练习各种“与非门”、“或非门”、“传输门”、“非门”之类基本逻辑门的宏单元版图绘制。

用CMOS 双金属层布线门阵列的方法实现专用集成电路, 一般需要12块掩膜板, 其中8块用来完成通用的半成品“母片”, 另4块用来实现用户的专用连线。这些掩膜板是:

1、P 阱 (或N 阱)

2、有源区 (制作MOS 晶体管的区域)

3、N-场注入 ( 调整P 型MOS 管场区的杂质浓度,减小寄生效应 )

4、P-场注入 ( 调整N 型MOS 管场区的杂质浓度,减小寄生效应 )

5、多晶硅栅 ( MOS 管的栅极或称门极 )

6、N+注入 ( 形成N 型MOS 管的源漏区 )