模拟电路版图艺术1-第八章_latch-up_和_GuardRing
模拟集成电路版图基础
扩散电阻与Poly电阻对比
• 使用工艺中已有的层来做电阻，做一些较小的修 改就可以得到所需要的方块电阻。扩散电阻和 Poly 电阻的一样，也要考虑delta 效应的影响。 扩散电阻是做在衬底上的，因此在边缘变化比较 大，工艺上不那么好控制。而且在做的时候必须 注意第三个端点的连接。 • Poly 电阻是由淀积在衬底表面上的多晶硅构成， 其寄生电容最小且厚度精确，且长宽等都可以得 到很好的控制。因此在可能的条件下，尽量选择 poly 电阻。
Lab 3-3 模拟版图寄生效应 • 知识单元： • 1、电容和电阻的公式； • 2、寄生电阻； • 3、寄生电容。
• 集成电路是由很多层组成的，比如poly 层，nwell 层，metal1 层，metal2 层等等。当布线的时候， metal2 层可能会从metal1 层上通过，这时metal1 和metal2 就会形成一个寄生电容。 • 同样的，MOS 是在衬底上制作出来的，也会形成 寄生电容。我们甚至可以说，寄生电容无所不在。 同样的，由于材料都具有电阻率，因此寄生电阻 和寄生电容一样，是必须面对的问题。当电路要 求高频、低功耗、低噪声的时候，如何减少寄生 电容和寄生电阻将会是设计师面临的挑战。
• 两个薄片互相覆盖的面积来决定。
Ｎ阱电容
• 在场效应管的栅极和衬底之间，存在寄生电容。 称之为恶性寄生。但是，如果正好需要电容，这 个寄生是需要的。
金属电容
• 扩散电容缺点：
– 传递噪声：扩散电容在PN 结上会有一个寄生电容。任 何输入到扩散电容底部平行板上的信号将会自动耦合 到衬底上。在电路设计中有些情况，需要一个电容器 阻断直流信号，但是允许交流信号传输到下个电路块。
Poly 电阻：基本poly 电阻版图
• poly 电阻表现形式： – 它的电阻可以从材料的宽度和2 个引线孔之间的距离来计算得到，这一部 分电阻称为体电阻，右图。 • 电阻制作原则： – 实际上，电阻大小不确定性非常高，因此最终做出来的电阻大小不可能 是完全和CAD软件中所设计的大小一样，这里引入一个delta 的概念，称 为偏差补偿。在实际使用中，应该把电阻的宽度尽量做大，长度做长， 这样delta 的影响就会很小。 – 一般来说，长度取不小于10um，宽度取不小于5um。这些措施可以获得 更好的精度和匹配。如果要获得更高的精度，可以把电阻作得更宽更长， 因为delta 值是不变的，相应的它们的影响就变小了。
模拟电子技术 清华华成英第四版 第八章
Xf Xi
+
Xf Xi
XO Xi
•
Xf XO
AF 1
AF AF 1 幅值平衡条件
Arg AF Arg A Arg F A F 相位平衡条件 2n (n 0、1、 2）
二、起振和稳幅
起振的条件： Xf 稍大于 Xi 即
Xf Xi
．．
ＡF
1
稳幅的条件： Xf Xi 即
Xf Xi
．．
ＡF 1
2M 2 Ri2 2 L22
•
L2
优点： 容易振荡
缺点： 能量损耗大，变压器 器件笨重
例：分别标出图所 示各电路中变压器 的同名端，使之满 足正弦波振荡的相 位条件。
三、电感反馈式振荡电路(电感三点式)
判定原则：
中间交流接地，首尾反向， 首或尾端交流接地，另两端 同向
振荡频率： f0
2
1 LC
（本题10分）一电压比较器电路及参数如图所示。请求出 该电路的阈值电压，画出电压传输特性曲线，并说明是何 种类型的电压比较器
2解：所示电路为反相输入的滞回比较器 （3分）
uO＝±UZ＝±6V。令
uP
R1 R1 R2
uO
R2 R1 R2
U REF
uN
uI
（2分）
求出阈值电压：UT1＝0 V UT2＝4 V （2分）
U ＝ T
R
R 1
＋R
•U Z
1
2
uo从+UZ跃变到-UZ的 阈值电压为+UT
uo从-UZ跃变到+UZ的 阈值电压为-UT
uI在-UT与+UT之间增加或减 小, uO不发生变uO化
+UZ
集成电路版图设计笔试面试大全整理
1. calibre语句2. 对电路是否了解。
似乎这个非常关心。
3. 使用的工具。
熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula拽可乐（DIVA）,等软件进行IC版图绘制和DRC，LVS，ERC等后端验证4. 做过哪些模块其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接5. 是否用过双阱工艺。
工艺流程见版图资料在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。
制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。
双阱CMOS采用原始材料是在P+衬底（低电阻率）上外延一层轻掺杂的外延层P-（高电阻率）防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。
N阱、P阱之间无space。
6. 你认为如何能做好一个版图？或者做一个好版图需要注意些什么需要很仔细的回答！答：一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。
总体原则是模拟电路应该以模拟信号对噪声的敏感度来分类。
例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。
这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。
高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。
guard_ring[1]
![guard_ring[1]](https://img.taocdn.com/s3/m/4de128d85022aaea998f0f50.png)
Guard ring 画法总结
Lsub 大于4倍外延层厚度，对于0.18umCMOS工艺这 个值约22um。 W取最小宽度 injector的d取最小宽度，receiver根据实际情况具体考 虑 receiver的GR要保持低噪连接 injector和receiver的GR尽量分离,连接性越弱越好 injector要靠近PAD GR通过 片上金属线－PAD－电源 这个环路的寄生电 感愈小愈好，因此在版图需要精心布局
Guard ring 模型
说明
适用于重掺杂衬底类型 适用于0.18um 混合工艺 适用于2GHz以下频率段 个人总结，仅供参考 更多讨论，请访问
Guard ring 画法总结
Guard ring 不要走电流 Guard ring 不要与大的噪声源互连 Guard ring用在对噪声敏感的电路 Guard ring可以包一圈，也可以只包部份 Guard ring不能拿来作为简便的电流源 Guard ring不能与sealring连在一起。
Guard ring 画法总结
在实际版图中，GR距离它所包围的injector最远距离不要超过 5um（0.18um process） 综合考虑GR的金属连接电阻以及相应的去耦电容 采用deep nwell＋双层guard ring可获得最佳的隔噪效果 若发射源接受源相距较远（如大于20um），p阱中使用n＋GR 改善隔离的效果微弱，且浪费面积，建议不画。 若发射源接受源相距较近（如小于10um），p阱中使用n＋GR 可改善隔离，越近效果越明显，当然p+ GR和STI也可达到近似 效果 保守点，p阱中使用p＋/n+ 双层guard ring的话，p＋guard ring 要位于里圈。n阱中的相反。 高掺杂衬底中的GR改善噪声的能力有限，不用拘泥于此。轻掺 杂衬底的GR效果非常明显。
《数字逻辑设计》第8章 锁存器与触发器
0
↑
1
1
1
1
0,1,↓ X
1
1
Qn
CK
ClrN
1
PreN
D
设1
Q
清0
保持
Example Flip-Flops with Additional Inputs
例1：写出JK触发器的次态方程
+
CP AB
Qn+1 = J Qn + K Qn
JQ CP KQ
TTL电路： 悬空相当于 接高电平1
= J Qn = A Qn + B Qn Qn
Edge-Triggered D Flip-Flop
(5).驱动表
驱动表
Qn
Qn+1 D
00
0
01
1
10
0
11
1
Latches and Flip-Flops
2. S-R 触发器
(1). 逻辑符号
QQ R CK S QQ
R CK S
(2). 功能表
R S Qn Qn+1 000 0 001 1 010 1 011 1 100 0 101 0 110 × 111 ×
♦ 时序电路当前时刻的状态是什么？ ♦ 在输入信号的作用下，下一时刻的状态是什么？
Q
0
1
0 =R 1
Q’
1
对输入信 号高电平 敏感
2
0 S= 0
(2) 功能表
置0端 R
0
0
置1端 S
0
0
现态 Qn 0
1
次态 Qn+1
0
1
保持
0
1
01
IC设计模拟的经典的面试题及其答案
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
MENTOR Modle-sim
模拟电路仿真工具：
***ANTI HSpice pspice，spectre micro microwave:
eesoft : hp
3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）
13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）
latch-up版图
latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+
R w ell N w ell P- e p i
R su b P+s u b
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
I n Out N+ P+ P+ Q1 Q1 Q2 OUT R su b P+s u b R su b Q2 OUT N+ N+ P+ R w ell
R su b
Q2
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latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+s u b
Latch up的具体原因5 5 产生Latch up
OUT Q1
R w ell
R su b
Q2
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latch-up原理分析
I n Out N+ P+ P+ Q1 Q2 N+ N+ P+ R w ell N w ell P- e p i R su b P+ s u b
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latch-up保护方法
模拟集成电路课件(清华、北大、复旦、东南、电大、西点、哈工、大连理工)复旦cmos
多晶硅 FOX P- 衬底 n阱
n+ S/D注入
N 阱CMOS 工艺步骤
多晶硅 FOX P- 衬底 n阱 n- S/D LDD注入
多晶硅
LDD扩散 FOX n阱 P- 衬底 形成n沟道LDD晶体管和p沟道LDD晶体管
N 阱CMOS 工艺步骤
n+扩散 p+扩散 FOX P- 衬底 n阱 BPSG
金属1 CVD氧化 FOX n阱 P- 衬底
利用PLL得到精确的控制电压
PLL可得到精确的频率。 PLL的频率和振荡器(VCO)的特征时间常数成反比。~C/Gm 低通滤波器中的电路和VCO的电路是匹配的。
磁盘驱动器中的模块电路（2）
模数转换器(ADC)
6位ADC， 由VCO提供采样时钟。采样频率由数字时钟恢复电路控制。 偏移控制：采集63个比较器的失调电压，反馈到输入端，抵消由 此引起的失真。
模拟信号 模拟信号的采样信号
一般概念（续）
什么是模拟集成电路设计？ 特定模拟电路、或系统 的功能和性能 设计 选择合适的集成电路 工艺 成功的设计结果
模拟集成电路设计步骤
电路设计
物理版图设计 根据工艺版图设计规则设计器件、器件之间的互联 电源和时钟线的分布 与外部的连接 电路测试 电路制备后对电路功能和性能参数的测试验证 产品开发
层次设计
结构 开关电容电路、*VCO和PLL、 *A/D D/A、
复杂电路
运算放大器、带隙基准、*比较器
简单电路
单级放大器、差动放大器、电路偏置、电流镜电路
器件
CMOS工艺、器件物理、器件Spice参数、 *版图设计、*电路模拟
模拟集成电路设计步骤
设计要求描述 设计定义 电路设计 与设计指标比较 执行设计 仿真 物理层设计 物理层设计 物理层验证 提取寄生参数 芯片设计 测试和产品开发 芯片制造 测试和验证 产品生产 与设计指标比较
集成电路版图设计报告
北京工业大学集成电路板图设计报告姓名：张靖维学号：12023224 2015年6 月1日目录目录 (1)1 绪论 (2)1.1 介绍 (2)1.1.1 集成电路的发展现状 (2)1.1.2 集成电路设计流程及数字集成电路设计流程 (2)1.1.3 CAD发展现状 (3)2 电路设计 (4)2.1 运算放大器电路 (4)2.1.1 工作原理 (4)2.1.2 电路设计 (4)2.2 D触发器电路 (12)2.2.1 反相器 (12)2.2.2 传输门 (12)2.2.3 与非门 (13)2.2.4 D触发器 (14)3 版图设计 (15)3.1 运算放大器 (15)3.1.1 运算放大器版图设计 (15)3.2 D触发器 (16)3.2.1 反相器 (16)3.2.2 传输门 (17)3.2.3 与非门 (17)3.2.4 D触发器 (18)4 总结与体会 (19)1 绪论随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。
而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。
在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。
1.1 介绍1.1.1集成电路的发展现状2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。
随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。
、1.1.2集成电路设计流程及数字集成电路设计流程集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。
芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。
latch-up描述
Latch up：即闩锁效应，又称自锁效应、闸流效应，它是由寄生晶体管引起的，属于CMOS电路的缺点。
通常在电路设计和工艺制作中加以防止和限制。
该效应会在低电压下导致大电流，这不仅能造成电路功能的混乱，而且还会使电源和地线间短路，引起芯片的永久性损坏。
防止：在集成电路工艺中采用足够多的衬底接触。
Latch up 的定义Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理图分析Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1即βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。
集成电路模拟版图设计基础ppt课件
4. LVS文件
4.3 Environment
setting：
1) 将决定你用几层的 金属，选择一些你 所需要的验证检查。
2) 选择用命令界面运 行LVS，定义查看 LVS报告文件及LVS 报错个数。
定义金 属层数
关闭ERC 检查
2.2互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
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11
2.1 器件
2.1.1 MOS管
NMOS
PMOS
MOS管剖面图
2.1 器件
2.1.1 MOS管
NMOS工艺层立体图
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NMOS版图
13
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例
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26
3. 版图编辑器 6) virtuoso编辑器 --版图编辑菜单
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3. 版图编辑器 7) virtuoso编辑器 --显示窗口
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3. 版图编辑器 8) virtuoso编辑器 --版图显示
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3. 版图编辑器 9) virtuoso编辑器--数据流格式版图输出
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1. 必要文件
PDK
*.tf display.drf
DRC LVS cds.lib .cdsenv .cdsinit
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40
2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的
国腾笔试
1.Guard ring （保护环）由什么构成？起什么作用？Seal Ring？guard ring的作用是使衬底/nwell电位更接近于gnd/Vdd，尽量让金属层连续闭合，但是为了走线的原因，用metal2 metal1切换也无所谓，加在电感四周时因为担心涡流会断开不形成环。
guard ring宽度较宽在低频时有很好的效果，在频率越高反而越差，到是窄的guard ring表现平稳。
guard ring 除了防latch-up外，还可以用于减少noise，不过要考虑衬底类型，如epi或non-epi。
此外在防noise 时还将guard ring区分为double guard ring与dual guard ring，两者的效果是不一样的。
把两个Ｐ型接vss的称作为double guard ring,而通常的P型与N型的称为dual guard ring前者主要是降低局部电阻，后者主要效果是在边界处，guard ring保护环channel stopper 沟道截断环何謂Guard ring•在元件的週圍，打上一圈井接觸點•電路信號可以經過AC耦合，傳入電晶體的基底•如果電晶體是拿來放大微小信號時，此雜訊的影儇就很大•把電源線的井接觸點圍著電晶體包起來，可以使雜訊進入的路徑減少•Tsmcrf的例子•Guard ring用在對雜訊敏感的電路•Guard ring可以包一圈，也可以只包部份•Guard ring不能拿來作為簡便的電流源•要確保guard ring上沒有電流通過Seal Ring很容易和划片糟弄混。
划片槽叫Scribe line，是把芯片从晶圆上切下来的线，是要实际走刀子的地方，而Seal Ring是围在芯片周围的一圈从衬底到最上层金属全部都打一圈的保护圈。
Seal Ring还找不到合适的中文翻译，它的作用有两个：主要作用是防止芯片在切割的时候的机械损伤，尤其是芯片的四个角一般都不要放重要器件；其次的作用是Seal Ring接地，屏蔽芯片外的干扰。
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
锁存器（Latch）和触发器（Flip-flop）
锁存器（Latch）和触发器（Flip-flop）大多数数字系统中，除了需要具有逻辑运算和算术运算功能的组合逻辑电路外，还需要具有储存功能的电路，组合逻辑电路和储存电路相结合可构成时序逻辑电路，Lacth & Flip-flop就是实现储存功能的两种逻辑单元电路。
锁存器是对电平敏感的电路，它们在一定电平作用下改变状态。
基本SR锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用下由输入信号决定其状态。
在使能信号作用期间，门控锁存器输出跟随输入信号变化而变化。
触发器则是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲的上升沿或下降沿作用下改变状态。
目前流行的触发器电路主要有主从、维持阻塞和利用传输延迟等几种结构，它们的工作原理个不相同。
触发器按逻辑功能分类有D触发器、JK触发器、T触发器和SR触发器。
它们的功能可用特性表、特性方程和状态图来描述。
触发器的电路结构与逻辑功能没有必然联系。
例如JK触发器既有主从结构也有维持阻塞或利用传输延迟结构。
每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其它功能的触发器。
之所以能够有记忆功能能够存储信息，最主要的就是它把输出有反馈到了输入，形成了反馈这样它就能保持稳定。
这使得Lacth & Flip-flop与组合逻辑电路的分析有了很大的不同，当然Latch & Flip-flop本来就只有这么几种，记住就行。
不需要自己去创新。
从最基本的用两个或非门构成的SR锁存器到在前面加上两个与门和一个使能端E的逻辑门控SR锁存器，这样就可以实现多个锁存器同步进行数据锁存。
但是SR锁存器有个很不好的地方就是当SR同时为1的时候，它会出现不确定状态，解决这个问题其实也很简单在逻辑门SR锁存器的S和R之间串上一个非门这样S和R永远都不会一样，当然同时为0的状态时有使能端E决定的，这个就是D锁存器，当E为1时，输出Q = D；当E为0时，输出Q保持之前的状态不变。
精品课件-数字电子技术-第8章
入端 TR
的电压低于
1 3
VDD 时,A2
输出高电平,使基本
ቤተ መጻሕፍቲ ባይዱRS
触发器翻转,Q＝
1。
第8
2、基本 RS 触发器 由两个或非门 G1、G2 组成。当 R 端置 1 时,触发器置 0,输出端 OUT
为 0；当 S 端置 1 时,触发器置 1,输出端 OUT 为 1。当直接复位端 RD 加
低电平时,不管其它输入状态如何,触发器直接置 0,输出端 OUT 为 0；不使
容元件,就可以很方便地构成多谐振荡器、单稳态触发器以及施密特 触发器等脉冲的产生与整形电路。555 还可输出一定功率，可驱动 微电机、指示灯、扬声器等。它在脉冲波形的产生与变换、仪器与 仪表、测量与控制、家用电气与电子玩具等领域都有着广泛的应用。
第8
表8－1 CC7555定时器的逻辑功能表
阈值输入 TH⑥ 触发输入 TR ②
第8
555定时器按内部器件类型可分为双极型（TTL型）和单 极型（CMOS型）。TTL型产品型号的最后3位数码是555或556， CMOS型产品型号的最后4位数码是7555或7556，它们的逻辑功 能和外部引线排列完全相同。555芯片和7555芯片是单定时器， 556芯片和7556芯片是双定时器。TTL型的定时器静态功耗高， 电源电压使用范围为＋5～＋15V；CMOS型的定时器静态功耗 较低，输入阻抗高，电源电压使用范围为＋3～＋18V，且在 大多数的应用场合可以直接代换TTL型的定时器。下面以CMOS 型的CC7555
×
×
2 ＞ 3 VDD
1
1 ＞ 3 VDD
1
2 ＜ 3 VDD
0
1 ＜ 3 VDD
0
2 ＜ 3 VDD
第八章 latch-up 和 GuardRing
华侨大学厦门专用集成电路系统重点实验室
Copyright by Huang Weiwei
latch-up原理分析
产生Latch up的具体原因 的具体原因5 产生 的具体原因
OUT Q1 Rwell
Rsub
Q2
5. Latch up产生原因 产生原因5 产生原因 阱侧面漏电流过大，也有可能会引起闩锁。 阱侧面漏电流过大，也有可能会引起闩锁。
latch-up保护方法
1.多子 多子GuardRing ： 多子 P+ Ring环绕 环绕NMOS并接 并接GND； 环绕 并接 ； N+ Ring环接 环接PMOS并接 并接VDD。 环接 并接 。
防止闩锁的方法5（ ） 防止闩锁的方法 （2）
防止闩锁的方法5 使用Guardring： 防止闩锁的方法 使用 ：
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latch-up原理分析
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latch-up原理分析
华侨大学厦门专用集成电路系统重点实验室
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CMOS电路中在电源 电路中在电源VDD和地线 和地线GND之 电路中在电源 和地线 之 间由于寄生的PNP和NPN相互影响可能会产生 间由于寄生的 和 相互影响可能会产生 的一低阻抗通路， 的一低阻抗通路，使VDD和GND之间产生大 和 之间产生大 电流，这就称为闩锁效应 闩锁效应（ 电流，这就称为闩锁效应（latch up）。 ） 随着IC制造工艺的发展，集成度越来越 随着 制造工艺的发展， 制造工艺的发展 产生latch up的可能性会越来越高。 的可能性会越来越高。 高，产生 的可能性会越来越高