数电仿真实验报告 优先排队电路

数电仿真实验报告
题目：
用verilog中的if 语句设计一个优先排队电路，其框图如下：
排队顺序：
A=1 最高优先级
B=1 次高优先级
C=1 最低优先级
要求输出端最多只能有一端为“１”，即只能是优先级较高的输入端所对应的输出端为“１”。

源程序：
module vote ( a,b,c,clk,aout,bout,cout );
input a,b,c;
input clk;
output aout,bout,cout;
reg aout=0,bout=0,cout=0;
always @(posedge clk) begin
if(a)begin
aout<=1;
bout<=0;
cout<=0;
end
else if(!a&b)begin
aout<=0;
bout<=1;
cout<=0;
end
else if(!a&!b&c)begin
aout<=0;
bout<=0;
cout<=1;
end
else begin
aout<=0;
bout<=0;
cout<=0;
end
end
endmodule
仿真结果：
电路需要时钟信号，每次时钟上升沿进行判定，并且电路有延迟，对于数字电路来说，几ns 的延迟是正常的，输入a，b，c从000到111，可以看到，当
a=1时，无论b，c为何值，aout=1，bout=0，cout=0，
a=0且b=1时，无论c为何值，aout=0，bout=1，cout=0，
a，b都为0时，c=1，则aout=0，bout=0，cout=1，
a，b，c都为0时，aout=0，bout=0，cout=0。