硅集成电路工艺基础
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5eV的激活能相当于硅的自扩散激活能。 由此，我们可以说单晶外延生长与硅自扩 散的机制是相同的。
硅集成电路工艺基础
上节课内容小结
CVD二氧化硅的特性和沉积方法
1. 低温CVD SiO2
➢ 硅烷与氧气反应制备二氧化硅，LPCVD
➢ 硅烷和N2O反应，PECVD ➢ TEOS为源，PECVD SiO2可以对深宽比为0.8的沟槽实现无空隙填充。
与做在体硅上相比，在外延层上制做的CMOS器件有很好的电介质完 整性和很小的漏电流。
硅集成电路工艺基础
主要内容
➢ 气相外延的基本原理 ➢ 外延层中的杂质分布 ➢ 低压外延 ➢ 选择外延 ➢ SOS技术 ➢ MBE（分子束外延） ➢ 外延层厚度和电阻率的测量
硅集成电路工艺基础
7.1 硅气相外延的基本原理
硅集成电路工艺基础
上节课内容小结
CVD氮化硅的特性及沉积方法
氮化硅薄膜是无定形的绝缘材料，在集成电路中可以作为：
钝化层：强掩蔽力（Na、水汽），保形覆盖，针孔较少 低温PECVD:
气或 气 N 固气 S 4 ( i) H N 3 (H 2 )) ( S x N y H i z () H 2 ()
7.1.1 硅源
目前生长硅外延层主要有四种源：
①四氯化硅（SiCl4）：早期的集成电路一般采用SiCl4源，使用SiCl4生长 外延层需要很高的温度，不适应现今集成电路工艺的要求，目前主要应 用在传统的外延工艺中。
②三氯硅烷（SiHCl3，TCS）： SiHCl3与SiCl4特性相似，但SiHCl3源可 以在较低的温度下进行外延，且生长速率较高，可用于生长厚外延层。
➢吸附原子最稳定的位置是所谓的扭转位置 （kink position），如图中的位置C。当吸附 原子到达一个扭转位置时，形成了一半的Si-Si 键，进一步的迁移就不太可能发生了。
➢在继续生长过程中，更多的吸附原子必定会 迁移到扭转位置，从而加入到生长硅集的成薄电路膜工中艺。基础
薄膜生长是依靠晶体表面台阶的横向 运动进行的，即为二维层状生长模型。 （作业2）
➢随温度升高，硅原子表面迁移率增强，在 与其他吸附原子形成硅串之前就已经到达 了扭转点，易形成单晶。
在固定淀积温度下，存在一个最大淀积 率。超过最大淀积率，会生成多晶薄膜； 低于最大淀积率，生成单晶外延层。
高温低生长速率时，易生长单晶；而低
温高生Fra Baidu bibliotek率易生成多晶。
硅集成电路工艺基础
维持单晶生长的最大淀积率随温度升高 呈指数上升，如图，可求出激活能为5eV。
➢ 如果吸附原子A保持不动，其他硅原子可以 被吸附过来，形成硅串或硅岛。
大量的硅串在合并时，必定会产生严重的缺陷
或形成多晶薄膜。
硅集成电路工艺基础
➢ 如果吸附原子具有比较高的能量，那么这个 原子更倾向于沿着表面迁移，如果迁移到一个 台阶边缘的位置，如图B位置，由于Si-Si键的 相互作用，位置B比位置A更稳定，吸附原子 就有很大的可能性保持在此位置。
汽。
硅集成电路工艺基础
上节课内容小结
CVD掺杂二氧化硅 1. 磷硅玻璃
PSG在高温下可以流动，从而可以形成更为平坦的表面，使随后淀积的 薄膜有更好的台阶覆盖。 回流平坦化温度1000-1100 ℃ 。 磷最好限制在6-8wt％。
2. 硼磷硅玻璃
可以获得850 ℃以下的玻璃回流平坦化，比PSG回流平坦化温度低，降 低了浅结中的杂质扩散。
比大于6:1的沟槽，以及间距为0.35m金属线之间的间隙，而不形成空隙。
三层绝缘结构：
➢在TEOS/O3淀积之前，先用PECVD方法淀积一层薄的SiO2层，以保证有相同的 沉积速率（淀积速率依赖于薄膜淀积的表面材料）；
➢在TEOS/O3淀积SiO2层； ➢再用PECVD方法淀积一层SiO2作为保护层，避免氧化层中含有的Si-OH键吸收水
2. 中温LPCVD SiO2
在中等温度下（680-730℃范围），以TEOS为源LPCVD淀积的SiO2薄膜 有更好的保形性。
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上节课内容小结
3. TEOS与臭氧混合源的二氧化硅淀积
➢ 加入臭氧(O3)做为反应剂可以得到很高的淀积速率。 ➢ 由TEOS/O3方法淀积的二氧化硅薄膜有非常好的保形性，可以很好地填充深宽
平台
Kink
单原子层阶梯
Adatom 阶梯原子
平台空位
硅集成电路工艺基础
外延生长过程
1 反应剂被生长的表面吸附。 2 发生化学反应，生成硅和副产物，副产物立即排出，硅原子始终保持 被表面吸附的状态，称为吸附原子。
3 二维层状生长过程（晶格匹配体系） 如果一个吸附硅原子处于平台上的A位置， 有几种可能发生：
⑤二氯硅烷（SiH2Cl2，DCS）：SiH2Cl2广泛应用于在更低温度下生长高 质量薄外延层，外延层的缺陷密度低，是选择外延常用的一种硅源。
④硅烷（SiH4）：可在低于900度的温度下生长很薄的外延层，而且可得
到高淀积率。
硅集成电路工艺基础
7.1.2 外延薄膜的生长模型
同质外延层是生长在完整晶体的某个晶面上，晶面的构造特征描述为： 平台、扭转、台阶，是切割硅片时偏离了晶向产生的，这样的表面称为 近晶面。
高质量的外延生长需要非常清洁的硅 表面。因为外延是横向生长的，晶体表 面的杂质会阻碍生长，进而在薄膜上产 生层错或位错缺陷。
硅集成电路工艺基础
最大淀积率
如果吸附原子的迁移过程受到抑制，就有可能生成多晶薄膜，与淀积速率 和温度有关。 ➢在高生长速率的情况下，吸附原子没有足
够的时间迁移到扭转点，会形成多晶；
气相外延(VPE)、液相外延(LPE)和固相外延(SPE)。
在硅工艺中主要采用气相外延技术，能够很好地控制外延层厚度、杂质浓度、
晶体完整性。缺点是必须在下进行，加重了扩散效应和自掺杂效应，影响对
外延层掺杂的控制。
硅集成电路工艺基础
外延工艺在CMOS集成电路中的应用
如图所示，CMOS器件是做在很薄的轻掺杂p型的外延层上。
基本概念
外延：是指在单晶衬底(如硅片)上，按衬底晶向生长单晶薄膜的工艺过程。 生长有外延层的硅片称为外延片。（作业1）
同质外延：生长的外延层和衬底是同一种材料。
异质外延：外延生长的薄膜与衬底材料不同，或者生长化学组分、物理结构 与衬底完全不同的外延层，如SOS 技术（在蓝宝石或尖晶石上生长硅）。
根据向衬底输送原子的方式，外延生长分为三种类型：
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CVD二氧化硅的特性和沉积方法
1. 低温CVD SiO2
➢ 硅烷与氧气反应制备二氧化硅，LPCVD
➢ 硅烷和N2O反应，PECVD ➢ TEOS为源，PECVD SiO2可以对深宽比为0.8的沟槽实现无空隙填充。
与做在体硅上相比，在外延层上制做的CMOS器件有很好的电介质完 整性和很小的漏电流。
硅集成电路工艺基础
主要内容
➢ 气相外延的基本原理 ➢ 外延层中的杂质分布 ➢ 低压外延 ➢ 选择外延 ➢ SOS技术 ➢ MBE（分子束外延） ➢ 外延层厚度和电阻率的测量
硅集成电路工艺基础
7.1 硅气相外延的基本原理
硅集成电路工艺基础
上节课内容小结
CVD氮化硅的特性及沉积方法
氮化硅薄膜是无定形的绝缘材料，在集成电路中可以作为：
钝化层：强掩蔽力（Na、水汽），保形覆盖，针孔较少 低温PECVD:
气或 气 N 固气 S 4 ( i) H N 3 (H 2 )) ( S x N y H i z () H 2 ()
7.1.1 硅源
目前生长硅外延层主要有四种源：
①四氯化硅（SiCl4）：早期的集成电路一般采用SiCl4源，使用SiCl4生长 外延层需要很高的温度，不适应现今集成电路工艺的要求，目前主要应 用在传统的外延工艺中。
②三氯硅烷（SiHCl3，TCS）： SiHCl3与SiCl4特性相似，但SiHCl3源可 以在较低的温度下进行外延，且生长速率较高，可用于生长厚外延层。
➢吸附原子最稳定的位置是所谓的扭转位置 （kink position），如图中的位置C。当吸附 原子到达一个扭转位置时，形成了一半的Si-Si 键，进一步的迁移就不太可能发生了。
➢在继续生长过程中，更多的吸附原子必定会 迁移到扭转位置，从而加入到生长硅集的成薄电路膜工中艺。基础
薄膜生长是依靠晶体表面台阶的横向 运动进行的，即为二维层状生长模型。 （作业2）
➢随温度升高，硅原子表面迁移率增强，在 与其他吸附原子形成硅串之前就已经到达 了扭转点，易形成单晶。
在固定淀积温度下，存在一个最大淀积 率。超过最大淀积率，会生成多晶薄膜； 低于最大淀积率，生成单晶外延层。
高温低生长速率时，易生长单晶；而低
温高生Fra Baidu bibliotek率易生成多晶。
硅集成电路工艺基础
维持单晶生长的最大淀积率随温度升高 呈指数上升，如图，可求出激活能为5eV。
➢ 如果吸附原子A保持不动，其他硅原子可以 被吸附过来，形成硅串或硅岛。
大量的硅串在合并时，必定会产生严重的缺陷
或形成多晶薄膜。
硅集成电路工艺基础
➢ 如果吸附原子具有比较高的能量，那么这个 原子更倾向于沿着表面迁移，如果迁移到一个 台阶边缘的位置，如图B位置，由于Si-Si键的 相互作用，位置B比位置A更稳定，吸附原子 就有很大的可能性保持在此位置。
汽。
硅集成电路工艺基础
上节课内容小结
CVD掺杂二氧化硅 1. 磷硅玻璃
PSG在高温下可以流动，从而可以形成更为平坦的表面，使随后淀积的 薄膜有更好的台阶覆盖。 回流平坦化温度1000-1100 ℃ 。 磷最好限制在6-8wt％。
2. 硼磷硅玻璃
可以获得850 ℃以下的玻璃回流平坦化，比PSG回流平坦化温度低，降 低了浅结中的杂质扩散。
比大于6:1的沟槽，以及间距为0.35m金属线之间的间隙，而不形成空隙。
三层绝缘结构：
➢在TEOS/O3淀积之前，先用PECVD方法淀积一层薄的SiO2层，以保证有相同的 沉积速率（淀积速率依赖于薄膜淀积的表面材料）；
➢在TEOS/O3淀积SiO2层； ➢再用PECVD方法淀积一层SiO2作为保护层，避免氧化层中含有的Si-OH键吸收水
2. 中温LPCVD SiO2
在中等温度下（680-730℃范围），以TEOS为源LPCVD淀积的SiO2薄膜 有更好的保形性。
硅集成电路工艺基础
上节课内容小结
3. TEOS与臭氧混合源的二氧化硅淀积
➢ 加入臭氧(O3)做为反应剂可以得到很高的淀积速率。 ➢ 由TEOS/O3方法淀积的二氧化硅薄膜有非常好的保形性，可以很好地填充深宽
平台
Kink
单原子层阶梯
Adatom 阶梯原子
平台空位
硅集成电路工艺基础
外延生长过程
1 反应剂被生长的表面吸附。 2 发生化学反应，生成硅和副产物，副产物立即排出，硅原子始终保持 被表面吸附的状态，称为吸附原子。
3 二维层状生长过程（晶格匹配体系） 如果一个吸附硅原子处于平台上的A位置， 有几种可能发生：
⑤二氯硅烷（SiH2Cl2，DCS）：SiH2Cl2广泛应用于在更低温度下生长高 质量薄外延层，外延层的缺陷密度低，是选择外延常用的一种硅源。
④硅烷（SiH4）：可在低于900度的温度下生长很薄的外延层，而且可得
到高淀积率。
硅集成电路工艺基础
7.1.2 外延薄膜的生长模型
同质外延层是生长在完整晶体的某个晶面上，晶面的构造特征描述为： 平台、扭转、台阶，是切割硅片时偏离了晶向产生的，这样的表面称为 近晶面。
高质量的外延生长需要非常清洁的硅 表面。因为外延是横向生长的，晶体表 面的杂质会阻碍生长，进而在薄膜上产 生层错或位错缺陷。
硅集成电路工艺基础
最大淀积率
如果吸附原子的迁移过程受到抑制，就有可能生成多晶薄膜，与淀积速率 和温度有关。 ➢在高生长速率的情况下，吸附原子没有足
够的时间迁移到扭转点，会形成多晶；
气相外延(VPE)、液相外延(LPE)和固相外延(SPE)。
在硅工艺中主要采用气相外延技术，能够很好地控制外延层厚度、杂质浓度、
晶体完整性。缺点是必须在下进行，加重了扩散效应和自掺杂效应，影响对
外延层掺杂的控制。
硅集成电路工艺基础
外延工艺在CMOS集成电路中的应用
如图所示，CMOS器件是做在很薄的轻掺杂p型的外延层上。
基本概念
外延：是指在单晶衬底(如硅片)上，按衬底晶向生长单晶薄膜的工艺过程。 生长有外延层的硅片称为外延片。（作业1）
同质外延：生长的外延层和衬底是同一种材料。
异质外延：外延生长的薄膜与衬底材料不同，或者生长化学组分、物理结构 与衬底完全不同的外延层，如SOS 技术（在蓝宝石或尖晶石上生长硅）。
根据向衬底输送原子的方式，外延生长分为三种类型：