逐次逼近寄存器型ADC设计报告最新
12位逐次逼近寄存器型ADC转换器设计
逐次逼近寄存器型ADC设计报告组员（学号）：刘秀春20083511贾明20083431李强20083444王紫彤20083526专业（年级）：集成电路设计2008级课程名称：数模混合集成电路设计提交日期：2011年12月22日一、组员分工：序 号 组 员承 担 工 作1 刘秀春 比较器、SAR （设计，仿真，电路图，版图）2 贾明 采样保持电路、时钟（设计，仿真，电路图，版图）3 李强 DAC （设计，仿真，电路图，版图）4王紫彤MOS 开关、运算放大电路（设计，仿真，电路图，版图）二、项目设计要求：设计一个12bit 逐次逼近寄存器型模数转换器SAR ADC三、项目参数要求：分 辨 率 12bit 采样频率 100KHz 功 耗 < 2mW 电源电压 2.5V 面 积 < 3mm 2 工作温度 0~80℃ 工艺技术0.25um四、项目设计内容：1. 逐次逼近寄存器型模数转换器（SAR ADC ）整体结构：2. 逐次逼近寄存器型模数转换器（SAR ADC ）的特点及应用： 特点：中级转换速度，低功耗，高精度，小尺寸Analog InS/HDAC SAR LOGICV DACV COMPVinSAR REGISTERCOMPARE图1 逐次逼近寄存器型模数转换器工作原理框图应用：便携式仪表、笔输入量化器，工业控制和数据/信号采集器等3. 逐次逼近寄存器型模数转换器（SAR ADC）工作原理：SAR ADC其基本结构如图1所示，包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。
模拟输入电压V IN由采样保持电路采样并保持，为实现二进制搜索算法，首先由SAR LOGIC控制N位寄存器设置在中间刻度，即令最高有效位MSB为“1”电平而其余位均为“0”电平，此时数字模拟转换器DAC输出电压V DAC为0.5V REF，其中V REF为提供给ADC的基准电压。
13位低功耗SAR-SS ADC的研究与设计
13位低功耗SAR-SS ADC的研究与设计13位低功耗SAR-SS ADC的研究与设计引言：随着智能化和物联网的快速发展，对于高分辨率、低功耗的模数转换器（ADC）的需求越来越迫切。
为了满足这一需求，我们进行了13位低功耗逐次逼近寄存器-逐次逼近调整（SAR-SS）ADC的研究与设计。
本文将介绍该ADC的原理、设计方法和性能评估。
一、SAR-SS ADC的原理SAR-SS ADC是一种常见的ADC结构，由逐次逼近寄存器（SAR）和逐次逼近调整（SS）两部分组成。
SAR负责比较电压信号，并通过二分搜索法来得到数字比特。
SS是一种在线的增益校准技术，旨在通过抵消模拟和数字电压的误差来提高ADC的精度。
二、ADC的设计方法1. 比特决策时间的优化为了提高ADC的速度，我们采用了并行比特决策的方法。
通过在每个比特之间引入校准间隙，并行比特决策可以减少比特间的决策时间，从而提高转换速度。
2. 低功耗设计技术为了降低功耗，我们采用了以下设计技术：a) 功耗管理技术：通过有效的电源管理策略，包括引入低功耗模式和限制功耗消耗，实现最低功耗设计。
b) 压缩编码技术：利用压缩编码技术对数据进行编码，从而减少功率消耗。
c) 快速启动技术：通过设计快速启动电路，减少ADC启动时间，从而降低功耗。
三、ADC的性能评估为了评估所设计的ADC的性能，我们进行了以下实验：1. 分辨率测试：通过输入不同幅度的信号，我们测试了ADC 的分辨率，并得到了13位的分辨率。
2. 功耗测试：我们测量了ADC在不同采样频率下的功耗，并且通过对比其他ADC的实验结果，证明了所设计的ADC具有较低的功耗。
3. 精度测试：通过与参考ADC进行比较，我们测试了所设计的ADC的精度。
结果表明，所设计的ADC具有较高的精度。
结论：本文研究了13位低功耗SAR-SS ADC的原理、设计方法和性能评估。
通过优化比特决策时间和采用低功耗设计技术，我们成功地设计了一款功耗低、分辨率高、精度优异的ADC。
一种基于新型寄存器结构的逐次逼近A_D转换器
收稿日期:2005209216; 定稿日期:2005212202一种基于新型寄存器结构的逐次逼近A/D 转换器张 红1,高炜祺2,张正2,张官兴3(1.重庆邮电大学,重庆 400065;2.中国电子科技集团公司第二十四研究所,重庆 400060;3.西安电子科技大学,陕西西安 710071)摘 要: 介绍了一种10位CMOS 逐次逼近型A/D 转换器。
在25kSPS 采样频率以下,根据模拟输入端输入的0～10V 模拟信号,通过逐次逼近逻辑,将其转化为10位无极性数字码。
转换器的SAR 寄存器结构采用了一种新的结构来实现D 触发器。
该转换器采用3μm CMOS 工艺制作,信噪比为49dB ,积分非线性为±0.5L SB 。
关键词: A/D 转换器;逐次逼近;寄存器中图分类号: TN432 文献标识码: A 文章编号:100423365(2006)0320337203A Successive Approximation Analog 2to 2Digital ConverterB ased on a N e w R egister ArchitectureZHAN G Hong 1,GAO Wei 2qi 2,ZHAN G Zheng 2fan 2,ZHAN G Guan 2xing 3(1.Chongqi ng Uni versit y of Post and Telecommunication ,Chongqing 400065;2.S ichuan I nstit ute of S oli d 2S tate Ci rcuits ,C E T C,Chongqi ng 400060;3.X i dian Uni versit y ,X i ’an ,S haanx i 710071,P.R.China )Abstract : A 102bit CMOS successive approximation A/D converter is presented.With successive approximation logic ,this A/D converter can convert 0210V analog signals into 102bit nonpolarity digital code at 25kSPS sampling rate.And a novel structure is adopted for D 2type flip 2flop in successive approximation register (SAR ).Fabricated in 3μm CMOS process ,the A/D converter has a signal 2to 2noise ratio (SNR )of 49dB ,and an integral nonlinearity of±0.5L SB.K ey w ords : A/D converter ;Successive approximation ;RegisterEEACC : 2570D 1 引 言A/D 转换器有三个关键指标:1)速度,2)精度,3)功耗。
高精度逐次逼近型ADC及其校准技术研究
高精度逐次逼近型ADC及其校准技术研究高精度逐次逼近型ADC及其校准技术研究摘要：随着科技的发展和应用领域的不断拓展，对高精度逐次逼近型模数转换器（ADC）的需求逐渐增加。
本文重点研究了高精度逐次逼近型ADC的原理及其校准技术，通过对ADC的电路结构、工作原理和误差来源的深入分析，提出了一种改进的校准技术，能够有效提高ADC的精度和稳定性。
实验结果表明，该校准技术能够显著降低ADC的非线性误差和增益误差，从而提高了ADC的性能。
关键词：逐次逼近型ADC；校准技术；非线性误差；增益误差1. 引言逐次逼近型ADC是一种常见的模数转换器，广泛应用于各个领域，如通信、仪器仪表、工业自动化等。
然而，由于制造工艺和温度等因素的影响，ADC存在一定的非线性误差和增益误差。
为了提高ADC的精度和稳定性，研究高精度逐次逼近型ADC及其校准技术具有重要的意义。
2. 逐次逼近型ADC的工作原理逐次逼近型ADC是一种基于比较器的模数转换器，其工作原理如下：首先，将模拟输入信号与DAC输出信号进行比较，得到比较结果。
然后，将比较结果与中间值进行比较，判断比较结果是否大于中间值。
如果大于中间值，则在DAC输出信号对应的位置加上一半的量化步长；如果小于中间值，则在DAC输出信号对应的位置减去一半的量化步长。
重复以上步骤，直到输出的数字代码满足预定的精度要求。
3. 高精度逐次逼近型ADC的误差来源高精度逐次逼近型ADC的误差主要来自于非线性误差和增益误差。
3.1 非线性误差非线性误差是指ADC的输出与输入之间的关系不符合直线关系。
非线性误差会导致ADC输出码与实际输入信号之间存在偏差，从而降低了ADC的精度和准确性。
非线性误差的主要原因包括比较器的非线性特性、电容的不匹配等。
3.2 增益误差增益误差是指ADC的输入电压与输出码之间的比例关系不准确。
增益误差会导致ADC输出码不符合预期的数字量化规律，从而降低了ADC的测量精度。
应用于SAR ADC中逐次逼近寄存器的设计
应用于SAR ADC中逐次逼近寄存器的设计张少真;李哲英【摘要】逐次逼近寄存器(SAR registers)协调DAC(Digital-to-Analog Converter,数模转换器)和比较器共同工作,完成逐次逼近逻辑,在SARADC(Successive approximation A/D Converter,逐次逼近型模数转换器)的设计中非常重要.设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SAR ADC中的逐次逼近寄存器.通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化.【期刊名称】《北京联合大学学报（自然科学版）》【年(卷),期】2011(000)002【总页数】5页(P15-19)【关键词】逐次逼近寄存器;逻辑综合;全定制;控制信号【作者】张少真;李哲英【作者单位】北京交通大学,电子信息工程学院,北京,100044;北京联合大学,信息学院,北京,100101【正文语种】中文【中图分类】TP332.10 引言SAR ADC是采样速率低于5Msps的中等至高分辨率应用的常见结构，实质上是实现一种二进制搜索算法［1-3］。
SAR ADC的逐次逼近寄存器主要是依赖于移位寄存器的工作原理，如何优化设计成为低功耗设计的一个重要因素［4］。
基于标准CMOS工艺，通过结构研究来提高速度和分辨率、优化功耗面积等指标，是ADC的重要研究方向之一［5］。
逐次逼近寄存器主要应用于数据采集系统中的SAR ADC，根据SAR ADC的面积及功耗的整体规划，逐次逼近寄存器的设计指标为面积280 μm×580 μm，功耗3 mW。
通过比较逻辑综合和全定制实现这两种方法，在满足面积及功耗指标的前提下，完成逐次逼近寄存器的设计。
1 逐次逼近寄存器的实现随着集成电路的发展，对于某些设计可以采用EDA技术，以硬件描述语言为逻辑描述的主要表达方式，整个设计过程中可用软件进行仿真与验证，故逻辑综合的实现方法变得更加方便［4］。
SAR-ADC调研报告
SAR-ADC调研报告SARADC 调研报告一、引言在当今的电子技术领域，模数转换器（ADC）扮演着至关重要的角色，它实现了模拟信号到数字信号的转换，使得各种电子设备能够处理和分析来自现实世界的信息。
其中，逐次逼近型模数转换器（SARADC）因其在精度、速度、功耗和成本之间的良好平衡，在众多应用中得到了广泛的应用。
二、SARADC 的基本原理SARADC 的工作原理基于逐次逼近的思想。
它通过将输入的模拟电压与一个内部的数字模拟转换器（DAC）产生的逐步变化的参考电压进行比较，从而确定对应的数字输出。
首先，SAR 逻辑控制电路将最高有效位（MSB）设置为 1，其余位为 0，并通过 DAC 将这个数字值转换为模拟电压。
然后，将这个模拟电压与输入的模拟信号进行比较。
如果模拟电压小于输入信号，MSB 被保留为 1；否则，MSB 被重置为 0。
接下来，对次高位进行同样的操作，重复这个过程，直到所有位都被确定。
最终，SARADC 输出的数字代码就是与输入模拟信号相对应的数字值。
三、SARADC 的主要特点1、高精度SARADC 能够实现较高的精度，通常可以达到 12 位至 16 位甚至更高的分辨率，适用于对精度要求较高的测量和控制系统。
2、中等转换速度其转换速度一般在几 kSPS（千次每秒）到几百 kSPS 之间，能够满足大多数中低速应用的需求。
3、低功耗由于其工作原理相对简单，SARADC 在工作时消耗的功率较低，这对于电池供电的便携式设备来说是一个重要的优势。
4、面积小、成本低SARADC 的结构相对简单，不需要复杂的模拟电路，因此芯片面积较小，制造成本相对较低。
四、SARADC 的性能指标1、分辨率指 ADC 能够分辨的最小模拟电压变化量，通常用位数表示。
2、转换速率表示完成一次模数转换所需的时间，单位为每秒转换次数。
3、量化误差由于 ADC 的有限分辨率导致的输入模拟信号与输出数字信号之间的偏差。
4、线性度包括积分线性度和微分线性度，反映了 ADC 输出数字值与输入模拟值之间的线性关系。
逐次逼近型ADC_数字电子技术(第2版）_[共2页]
![逐次逼近型ADC_数字电子技术(第2版）_[共2页]](https://img.taocdn.com/s3/m/05b390cac281e53a5902ffbf.png)
数字电子技术（第2版）– 216 – 分成n 级，每级规定一个基准电平值，然后将阶梯电平分别归并到最邻近的基准电平上去，这一过程称为量化，量化中的基准电平称为量化电平。
量化后，有限个量化值便可用n 位二进制数对应描述。
这种用二进制数码来表示各个量化电平的过程称为编码。
将模拟电压划分为不同的量化等级一般有两种方法：只舍不入法和四舍五入法。
图7-9表示了两种不同的量化编码方法。
图7-9 两种量化编码方法的比较 ADC 按信号转换形式可分为直接ADC 和间接ADC 两大类。
在直接ADC 中，输入模拟信号直接被转换成相应的数字信号，如逐次逼近型ADC 和并行比较型ADC 等，其特点是工作速度高，转换精度容易保证，调准也比较方便。
而在间接ADC 中，输入模拟信号先被转换成某种中间变量（如时间、频率等），然后再将中间变量转换为最后的数字量，如双积分型ADC 等，其特点是工作速度较低，但转换精度可以做得较高，且抗干扰性强，一般在测试仪表中用得较多。
下面介绍常用的两种ADC 和一种常用的集成电路组件。
7.2.2 逐次逼近型ADC逐次逼近型A/D 转换器的结构框图如图7-10所示，它包括4个部分：比较器、DAC 、逐次逼近寄存器和控制逻辑。
图7-10 逐次逼近型ADC 方框图逐次逼近型A/D 转换器的工作原理和天平称东西重量的过程很相似。
它是将大小不同的参考电压与输入模拟电压逐步进行比较，比较结果以相应的二进制代码表示。
转换前先将寄存器清零。
转换开始后，控制逻辑将寄存器的最高位置为1，使其输出为100…0。
这个数码被D/A 转换器转换成相应的模拟电压u o ，送到比较器与输入u i 进行比较。
若u o ＞u i ，说明寄四舍五入法只舍不入法。
第22章12位高速逐次逼近寄存器(SAR)模数转换器(ADC)
DS60001344D_CN 第 22-2 页
初稿
© 2015-2018 Microchip Technology Inc.
第 22 章 12 位高速 SAR ADC
图 22-1： ADC 框图
TCY ANa ANb ANc ANd SH0ALT<1:0> ADCTRGMODE<17:16> ANx VREFL DIFFx<1> ˄ADCIMCONx<x>˅ 0 1 00 01 10 11 AVDD AVSS VREF+ VREFADCSEL<1:0> TCLK CONCLKDIV<5:0> VREFSEL<2:0> VREFH VREFL TAD0-TAD6 ADCDIV<6:0> ADCxTIME<22:16> TQ FRC PBCLK
用于专用adc模块的fifo和dma引擎见注2针对电机控制电源转换和通用应用而设计专用adc模块使用单个输入或其备用输入它用于对时间敏感或瞬态输入进行高速的精确采样而共用adc模块在输入上具有一个多路开关便于连接一大组输入采样速率较低并通过输入扫描逻辑提供灵活的自动扫描选项
第 22 章 12 位高速逐次逼近寄存器 （SAR） 模数转换器 （ADC）
B ADC1 2DMABL<2:0> 2DMABL<2:0> ADC0 2DMABL<2:0> DMABADDR<31:0> A ADC0 A ADC1 B ADC0 RAF0 ADCDMASTAT<0> RAFIEN0 ADCDMASTAT<8>
DMAEN ADC0TIME<23>
逐次逼近型ADC：确保首次转换有效
逐次逼近型ADC：确保首次转换有效 最高18位分辨率、10 MSPS 采样速率的逐次逼近型模数转换器（ADC）可以满足许多数据采集应用的需求，包括便携式、工业、医疗和通信应用。
本文介绍如何初始化逐次逼近型ADC 以实现有效转换。
逐次逼近型架构 逐次逼近型ADC由4个主要子电路构成：采样保持放大器（SHA）、模拟比较器、参考数模转换器（DAC）和逐次逼近型寄存器（SAR）。
由于SAR 控制着转换器的运行，因此，逐次逼近型转换器一般称为SAR ADC。
图1 基本SAR ADC 架构 在上电和初始化之后，CONVERT 上的一个信号会启动转换。
开关闭合，将模拟输入连接至SHA，后者获得输入电压。
当开关断开时，比较器将确定模拟输入（此时存储于保持电容）是大于还是小于DAC 电压。
开始时，最高有效位（MSB）开启，将DAC 输出电压设为中间电平。
在比较器输出建立之后，如果DAC 输出大于模拟输入，逐次逼近寄存器将关闭MSB；如果输出小于模拟输入，则会使其保持开启。
下一个最高有效位会重复这一过程，如果比较器确定DAC 输出大于模拟输入，则关闭MSB；如果输出小于模拟输入，则会使其保持开启。
这个二进制搜索过程将持续下去，直到寄存器中的每一位都测试完毕为止。
结果得到的DAC 输入是采样输入电压的数字近似值，并由ADC 在转换结束时输出。
与SAR转换代码相关的因素 本文将讨论与有效首次转换相关的下列因素： 电源顺序（AD765x-1） 访问控制（AD7367） RESET （AD765x-1/AD7606） REFIN/REFOUT （AD765x-1） 模拟输入建立时间（AD7606） 模拟输入范围（AD7960） 省电/待机模式（AD760x） 延迟（AD7682/AD7689、AD7766/AD7767） 数字接口时序 电源序列 些采用多个电源的ADC拥有明确的上电序列。
AN-932 应用笔记电源序列列为这些ADC电源的设计提供了良好的参考。
SARADC调研报告
引言：SARADC （SuccessiveApproximationRegisterAnalogtoDigitalConverter，逐次逼近式寄存器模数转换器）是一种常见的模拟到数字信号转换器，广泛应用于各种电子设备中。
本文将对SARADC进行深入调研，从工作原理、特性以及应用领域等方面进行剖析。
概述：正文内容：1.SARADC的工作原理1.1逐次逼近寻找最佳比较电压1.2样本保持和采样过程1.3循环周期的定义与控制1.4数字校准和误差校正2.SARADC的特性2.1分辨率与精度2.2采样速率和转换时间2.3功耗和电源噪音2.4线性度和非线性误差2.5抗干扰性和温度稳定性3.SARADC的应用领域3.1通信领域3.2工业自动化3.3医疗设备3.4音频处理3.5传感器接口4.SARADC的发展趋势4.1高速高精度4.2低功耗4.3集成度增强4.4数字校准技术改进4.5多通道和并行化5.SARADC的市场前景5.1市场规模与增长潜力5.2竞争格局与主要厂商5.3技术创新与发展机遇5.4应用市场拓展5.5未来发展趋势与展望总结：通过对SARADC的深入调研，我们了解到它的工作原理、特性以及应用领域等方面的相关内容。
SARADC作为一种高性能、高精度的模数转换器，具有广泛的应用前景。
随着技术的进步，SARADC的发展趋势将朝着高速高精度、低功耗、集成度增强等方向发展。
未来，SARADC市场有望迎来增长潜力，并面临着技术创新与应用市场拓展的机遇。
【引言】本调研报告将对SARADC（逐次逼近型模数转换器）进行深入研究和分析。
SARADC是一种基于逐次逼近算法的模数转换器，可将模拟信号转换为数字信号。
本文将从SARADC的原理和工作方式开始介绍，然后详细探讨其在电子设备和通信领域的应用，以及优势和挑战。
将对SARADC的未来发展做出展望。
【概述】SARADC是一种常见的模数转换器，它通过逐次逼近算法来将模拟信号转换为数字信号。
【绝对干货】高精度逐次逼近型ADC支持电路的设计和故障排除
平均电流与吞吐速率成比例
基准电压输出驱动
每一位电容ADC在位检验过程中均会切换至REF
电荷再分配会导致从REF吸取电荷
动态电流负载
吞吐速率的函数
内部位检验时钟的函数
MSB需要最大电荷
使用500欧姆电阻测得的电流
电流尖峰高达2.5mA
需要大储能电容，以获得稳定的压源驱动时的负担
基准电压源电路在转换之间为储能电容充电
【绝对干货】高精度逐次逼近型ADC支持电路的设
计和故障排除
高精度逐次逼近型ADC支持电路的结构
SAR基准电压源分为内部与外部
内部基准电压源
易于使用
节省空间
外部基准电
无与ADC集成的基准电压源
最佳性能（噪声、ppm/C漂移和初始精度）
可能获得更好的功效/多个ADC
SAR基准电压输入
REF是开关电容输入
逐次逼近寄存器型ADC设计报告最新.doc
逐次逼近寄存器型ADC设计报告组员（学号）：王迪（20083509）高超（20083507）韩吉祥（20083506）曹天一（20083510）专业（年级）：集成电路设计与集成系统课程名称：逐次逼近寄存器型ADC提交日期：一、组员分工：二、项目设计要求：设计一个12bit 逐次逼近寄存器型模数转换器SAR ADC三、项目参数要求：四、项目设计内容：1. 逐次逼近寄存器型模数转换器（SAR ADC ）整体结构：2. 逐次逼近寄存器型模数转换器（SAR ADC ）的特点及应用： 特点：中级转换速度,低功耗,高精度,小尺寸应用：便携式仪表、笔输入量化器,工业控制和数据/信号采集器等3. 逐次逼近寄存器型模数转换器（SAR ADC ）工作原理：SAR ADC 其基本结构如图1所示,包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。
模拟输入电压V IN 由采样保持电路采样并保持,为实现二进制搜索算法,首先由SAR LOGIC 控制N 位寄存器设置在中间刻度,即令最高有效位MSB 为“1”电平而其余位均为“0”电平,此时数字模拟转换器DAC 输出电压V DAC 为0.5V REF ,其中V REF 为提供给ADC 的基准电压。
由比较器对V IN 和V DAC 进行比较,若V IN >V DAC ,则比较器输出“1”电平,N 位寄存器的MSB 保持“1”电平；反之,若V IN <V DAC ,则比较器输出“0”电平,N 位寄存器的MSB 被置为“0”电平。
一次比较结束后,MSB 被置为相应的电平,同时逻辑控制单元移至次高位并将其置“1”,其余位置“0”,进行下一次比较,直至最低有效位LSB 比较完毕。
整个过程结束,即完成了一次模拟量到数字量的转换,N 位转换结果存储在寄存器内,并由此最终输出所转化模拟量的数字码。
矿产
矿产资源开发利用方案编写内容要求及审查大纲
矿产资源开发利用方案编写内容要求及《矿产资源开发利用方案》审查大纲一、概述
㈠矿区位置、隶属关系和企业性质。
如为改扩建矿山, 应说明矿山现状、
特点及存在的主要问题。
㈡编制依据
(1简述项目前期工作进展情况及与有关方面对项目的意向性协议情况。
(2 列出开发利用方案编制所依据的主要基础性资料的名称。
如经储量管理部门认定的矿区地质勘探报告、选矿试验报告、加工利用试验报告、工程地质初评资料、矿区水文资料和供水资料等。
对改、扩建矿山应有生产实际资料, 如矿山总平面现状图、矿床开拓系统图、采场现状图和主要采选设备清单等。
二、矿产品需求现状和预测
㈠该矿产在国内需求情况和市场供应情况
1、矿产品现状及加工利用趋向。
2、国内近、远期的需求量及主要销向预测。
㈡产品价格分析
1、国内矿产品价格现状。
2、矿产品价格稳定性及变化趋势。
三、矿产资源概况
㈠矿区总体概况
1、矿区总体规划情况。
2、矿区矿产资源概况。
3、该设计与矿区总体开发的关系。
㈡该设计项目的资源概况
1、矿床地质及构造特征。
2、矿床开采技术条件及水文地质条件。
ADC架构II：逐次逼近型ADC
MT-021 指南
ADC架构II：逐次逼近型ADC
作者：Walt Kester 简介 数年以来，逐次逼近型ADC一直是数据采集系统的主要依靠。近期设计改良使这类ADC 的采样频率扩展至兆赫领域且分辨率为18位。ADI公司的PulSAR®系列SAR ADC采用内部 开关电容技术和自动校准，以CMOS工艺实现18位、2 MSPS性能(AD7641)，而无需进行昂 贵的薄膜激光调整。在16位级别，AD7625(6 MSPS)和AD7626(10 MSPS)还代表着突破性的 技术。 基本逐次逼近型 ADC如图 1所示。该器件根据命令执行转换。为了处理交流信号， SAR ADC必须具有输入采样保持(SHA)功能来实现在转换周期期间保持信号不变。
Pቤተ መጻሕፍቲ ባይዱge 4 of 14
MT-021
TEST IS X ≥ 32 ?
X
ASSUME X = 45
YES
RETAIN 32
1
IS X ≥ (32 +16) ?
NO
REJECT 16
0
IS X ≥ (32 +8) ? IS X ≥ (32 +8 + 4) ? IS X ≥ (32 +8 + 4 + 2) ? IS X ≥ (32 +8 + 4 + 2 + 1) ? TOTALS: X = 32 + 8 + 4 + 1 = 4510 =
Page 5 of 14
MT-021
1947年，贝尔电话实验室的Goodall在某篇论文中描述了实施逐次逼近型ADC的更好方法 (参考文献3)。此ADC具有5位分辨率并以8 kSPS的速率对声音通道进行采样。首先对语音 信号进行采样，并将对应电压存储在电容上。然后，将其与大小等于满量程电压一半的基 准电压进行比较。如果大于基准电压，则MSB登记为"1"，并从存储电容减去大小等于½量 程的电荷量。如果电容上的电压小于½量程，那么不会移除任何电荷，并且位登记为"0"。 MSB判断完成之后，针对第二位继续该循环，不过此时基准电压为¼量程。该过程持续到 所有位判断完成为止。这种电荷再分配概念类似于现代开关电容DAC。 Schelleng和Goodall设计的ADC均采用二进制加权基准电压加减过程来执行SAR算法。虽然 存在DAC功能，但并未使用传统的二进制加权DAC来执行。1953年，H. R. Kaiser et. al.(参 考文献4)和B. D. Smith(参考文献5)设计的ADC采用真正的二进制加权DAC来产生输入信号 的模拟逼近，这与现代SAR ADC相似。Smith还指出，通过使用非均匀加权DAC可以实现 非线性ADC传递函数。这项技术构成了早期PCM系统中所用压缩扩展语音频带编解码器 的基础。(请参见“教程MT-018：有意为之的非线性DAC”。)在这项非线性ADC技术面世之 前，采用的是线性ADC，并使用二极管/电阻网络来执行压缩和扩展功能，而二极管/电阻 网络必须单独进行校准且必须保持在恒温条件下，以免出现漂移误差(参考文献6)。 当然，在讨论ADC历史时，如果没有提到EPSCO公司(现在为Analogic, Incorporated)Bernard M. Gordon做出的划时代工作，那么肯定就不完整。Gordon在1955年的专利申请(参考文献 7)中描述了一种全真空管11位、50 kSPS逐次逼近型ADC，这代表着完整转换器的首款商用 产品(见图5)。DATRAC采用19" × 26" × 15"外壳设计，功耗为数百瓦，当时售价约为 $8000.00。 在稍后一项专利中(参考文献 8)， Gordon详细描述了执行逐次逼近型算法所需的逻辑模 块。稍后在上世纪70年代中，National Semiconductor和Advanced Micro Devices实施了SAR 逻辑功能——备受欢迎的2502/2503/2504系列IC逻辑芯片。在上世纪70和80年代，这些芯 片几乎成为所有模块式和混合型逐次逼近型ADC必不可少的构建模块。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
逐次逼近寄存器型ADC设计报告组员（学号）：王迪（********）高超（20083507）韩吉祥（20083506）曹天一（20083510）专业（年级）：集成电路设计与集成系统课程名称：逐次逼近寄存器型ADC提交日期：一、组员分工：二、项目设计要求：设计一个12bit逐次逼近寄存器型模数转换器SAR ADC 三、项目参数要求：四、项目设计内容：1. 逐次逼近寄存器型模数转换器（SAR ADC）整体结构：2. 逐次逼近寄存器型模数转换器（SAR ADC）的特点及应用：特点：中级转换速度，低功耗，高精度，小尺寸应用：便携式仪表、笔输入量化器，工业控制和数据/信号采集器等3. 逐次逼近寄存器型模数转换器（SAR ADC）工作原理：SAR ADC其基本结构如图1所示，包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。
模拟输入电压V IN由采样保持电路采样并保持，为实现二进制搜索算法，首先由SAR LOGIC控制N位寄存器设置在中间刻度，即令最高有效位MSB为“1”电平而其余位均为“0”电平，此时数字模拟转换器DAC输出电压V DAC为0.5V REF，其中V REF为提供给ADC的基准电压。
由比较器对V IN 和V DAC进行比较，若V IN>V DAC，则比较器输出“1”电平，N位寄存器的MSB 保持“1”电平；反之，若V IN<V DAC，则比较器输出“0”电平，N位寄存器的MSB被置为“0”电平。
一次比较结束后，MSB被置为相应的电平，同时逻辑控制单元移至次高位并将其置“1”，其余位置“0”，进行下一次比较，直至最低有效位LSB比较完毕。
整个过程结束，即完成了一次模拟量到数字量的转换，N 位转换结果存储在寄存器内，并由此最终输出所转化模拟量的数字码。
4. 逐次逼近寄存器型模数转换器（SAR ADC）各子模块设计：子模块1：比较器（COMPARE）（1）电路结构：(给出电路结构图)（2）工作原理：电路为两级运算放大器，第一级是电流镜做负载的差分放大器。
第二级是电流漏做负载的反相放大器，M8管和M5构成一个电流镜结构，由M8给M5镜像电流作为第一级放大器的尾电流。
M8和M7也是一个电流镜结构，其功能也是为M7提供个横定的电流。
该电路实现的功能是vin2与vin1做比较，若vin2>vin1则vout输出高点平，若vin2<vin1则输出低电平。
（3）参数设定：（4）仿真网表：功能仿真网表：*Subckt inverter.lib 'mix025_1.l' ttVdd vdd 0 2.5V.param com=1.25vxinv in1 in2 vout vdd inv.subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pwl 0 0v 20u 2.5v ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3uM2 vf1 in2 vn1 gnd nch L=1u W=3uM3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.4uM8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF .ends .tran 1n 20u .print tran V(vout) V(in2) v(in1) .end精度仿真网表 *Subckt inverter .lib 'mix025_1.l' tt Vdd vdd 0 2.5V .param com=1.25v xinv in1 in2 vout vdd inv .subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pwl 0 1.2497v 10u 1.2503v ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5u M5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.6u M8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF.ends .tran 1n 10u.print tran V(vout) V(in2) V(in1) .end传播延时网表： *Subckt inverter .lib 'mix025_1.l' tt Vdd vdd 0 2.5V .param com=1.25v xinv in1 in2 vout vdd inv .subckt inv in1 in2 vout vdd vin_n1 in1 0 comvin_n2 in2 0 pulse(0 2.5v 1n 1n 0.2u 0.4u) ibias vdd vbias 30uM1 vm1 in1 vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5uM4 vf1 vm1 vdd vdd pch L=1u W=5u M5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=2.4u M8 vbias vbias gnd gnd nch L=1u W=14u Cc vf1 0 20fF CL vout 0 20fF .ends .tran 1n 1u.print tran V(vout) V(in2,in1) .end（4）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）功能仿真结果：该图为比较器功能仿真图像，由图像可以看出，VOUT已经达到满量程了，并且实现了比较器的功能：当vin2<vin1时输出为低电平，当vin2>vin1时输出为高电平。
精度仿真结果：该图像为精度仿真结果图，从图中可以看出在我们设定的1.25V，在1.25V上下波动0.3mV（1.2497-1.2503V）之间输出波形发生了翻转，说明该比较器精度满足0.6mV的精度要求。
但是从输出波形在翻转时有一定的延迟。
传播延时仿真：传播延时由输出图像翻转的50％的点与输入图像翻转的50％的点之间的时间差，他翻译的是比较器的速度，由图中可以得出传播延时约等于33ns。
（5）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值） 子模块2：采样保持电路(S/H)（1）电路结构：(给出电路结构图)（2）工作原理：有CLK端输入选通脉冲，当clk处于高点平时传输门导通vin输入，电路处于采样阶段，当clk由高电平跳转到低电平后，传输门闭合，由于有保持电容的存在，是电路出于保持阶段。
（3）参数设定：（4）仿真网表：*Subckt inverter.lib'mix025_1.l'ttvin in 0 sin 1.25 1.25 100kVk k 0 PULSE(0 2.5 0 0.1n 0.1n 1u 5u) Cc vf1 vout 3pFCL vout 0 3pFC3 in2 0 1pFM1 vm1 vout vn1 gnd nch L=1u W=3u M2 vf1 in2 vn1 gnd nch L=1u W=3u M3 vm1 vm1 vdd vdd pch L=1u W=5u M4 vf1 vm1 vdd vdd pch L=1u W=5uM5 vn1 vbias gnd gnd nch L=1u W=3u M6 vout vf1 vdd vdd pch L=1u W=10u M7 vout vbias gnd gnd nch L=1u W=3u M8 vbias vbias gnd gnd nch L=1u W=14u M9 in2 k in 0 nch L=1u W=4.5u.tran 10n 40u.print v(in) v(k) v(vout).end（5）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）该采样保持电路采用高电平采样低电平保持，在几个采样周期内基本满足了采样的要求，采样频率为100KHz。
（6）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值） 子模块3：数模转换器DAC（1）电路结构：(给出电路结构图)（2）工作原理：采用的电荷按比例缩放的DAC中并没有清零开关，如果输出接到比较器那么电容在通断的过程中会自动放电清零，也就是说，输出端是一个封闭的区域的电荷量是不会变化的，产生的电压完全是外部因素产生的感应电压。
（3）参数设定：双向传输门中使用的PMOS和NMOS的所有参数均一样，宽长比为1：2，12组电容的电容值是依次按比例增加的，剩余的一个电容的电容值和12组电容中最小的一个相等，因为DAC的输出电压为0-2.5V，所以VREF可以连接到GND，VREF可以连接到VDD，调节VREF和VREF可以调节DAC 的输出范围和精度，比如，VREF加载1V，VREF加载2V，那么输出电压为1-3V。
（4）仿真网表：（5）仿真结果：（要求给出仿真结果图，并对结果图中所显示的功能或结果数值进行说明）（6）版图：（要求在版图中标出该模块与外界连接的各端口名称，用标尺标出版图尺寸值）子模块4：其他子模块（如：MOS开关、两相不交叠时钟、运算放大器、偏置电路、逻辑门电路等等）（1）电路结构：MOS双向开关：（2）工作原理：当输入D是1时，经过反相器输出为0，此时PMOS管导通NMOS管截止，输出为IN。