伪随机码脉冲信号发生器电路设计

伪随机码脉冲信号发生器电路设计
摘要
由于伪随机码在CDMA（Code Division Multiple Access）技术中得到了广泛的应用，为更好的利用CDMA技术，需了解伪随机码脉冲信号。

本课题主要是应用CPLD技术，设计一个伪随机码脉冲信号发生器电路，所用到的主要元器件有74LS74、EPM7128SLC84—15 MAX 7000可编程逻辑器件及一些门电路等，并利用MAX+PLUS Ⅱ软件来观察电路波形及CPLD综合实验板来检测电路的功能是否达到设计要求。

关键词伪随机码 CPLD 74LS74 EPM7128SLC-15
ABSTRACT
Pseudorandom code is wide use in CDMA （Code Division Multiple Access）technology, to make use of CDMA technology,we should know Pseudorandom code Pulses. My design is based on CPLD technology ,and design a circuit to produce pseudorandom code. Device I used as follows:74LS74、EPM7128SLC84-15 MAX 7000 progranmable logic device 、some gate circuit and so on .At last ,we can use MAX+PLUSⅡsoftware and the board of CPLD which is comprehensive to inspect the application of this circuit is right or wrong.
Keywords pseudorandom code;CPLD;74LS74;EPM7128SLC84-15 MAX 7000 progranmable logic device
第1章绪论 (4)
1.1伪随机序列的概念 (4)
1.2伪随机序列的产生 (4)
1..3几种伪随机序列的比较 (4)
1.3.1 m序列 (4)
1.3.2 M序列 (4)
第2章主要元器件说明 (6)
2.1 核心模块EPM7128SLC84-15 (6)
2.1.1开关模块 (7)
2.1.2 LED显示模块 (8)
2.1.3 相关资源分配为： (9)
2.2 74LS74 (10)
2.2.1 74LS74引脚图 (10)
2.2.2 74LS74功能表 (10)
第3章原理图及逻辑示意图 (11)
3.1原理框图 (11)
3.1．1四级移位寄存器构成的m序列： (11)
3.1.2四级移位寄存器构成的M序列： (11)
3.2电路图 (12)
3.2.1 四级移位寄存器构成的m序列： (12)
3.2.2 四级移位寄存器构成的M序列： (13)
第4章电路的时序波形及功能验证 (14)
4.1 四级m序列： (14)
4.2 四级M序列： (16)
4.3 使用CPLD实验板检测电路功能是否达到实验要求： (18)
第5章总结 (19)
感谢辞 (20)
参考文献 (21)
第1章绪论
在通信系统中，对误码率的测量、通信加密、数据序列的扰码和解码、扩频通信等方面均要用到伪随机序列，伪随机序列的特性对系统的性能有重要的影响，因此有必要了解和掌握伪随机序列的的概念和特性。

1.1伪随机序列的概念
伪随机序列就是结构可以预先确定，可重复产生和复制，具有某种随机特性的序列码。

伪随机序列应当具有类似随机序列的性质。

在工程上常用二元{0，1}序列来产生伪噪声码，它具有以下几个特点：
（1）在随机序列的每一个周期内，0和1出现的次数近似相等。

（2）每一个周期内，长度为n的游程（相同码元的码元串）出现的次数比长度为n+1的游程次数多一倍。

（3）随即序列的自相关类似于白噪声自相关函数的性质。

1.2伪随机序列的产生
在许多文献中，涉及的伪随机序列产生方法多是基于高级语言，较少涉及硬件来实现。

已有的一些硬件实现方法，在FPGA芯片和DSP芯片上都有过应用；
本文所使用的主要是CPLD技术，利用2片带有锁存置位功能的74LS74芯片及相关门电路构成移位寄存器，从而产生移存型序列
1.3几种伪随机序列的比较
1.3.1 m序列
n级线性移位寄存器能产生的最大可能周期是P=2n-1,这样的序列称为最大长度序列，或称为m序列；它可由n级移位寄存器与若干模二加法器组成的线性反馈逻辑网络和时钟脉冲发生器连接而成。

m序列的性质：均衡特性（平衡性）、游程特性（游程分布的随机性）、移位相加特性（线性叠加性）、自相关特性、伪噪声特性
1.3.2 M序列
M序列是一种非线性的伪随机序列，它是最长序列，也是有由非线性移位寄存器产生的码长为2n的周期序列。

因为M序列已达到n级移位寄存器所能达到的最长周期，所以又称为全长序列。

M序列的构造可以在m序列的基础上实现。

由于m序列包含了2n-1个非零状态，仅缺一个0状态，因此，只要在m序列适当的位置插入一个0状态，即可完成码长为2n-1的m序列向码长为2n的 M序列的转换。

对于任意的自然数n，一定有n级M序列以及产生此M序列的n级移位寄存器存在。

n级M序列的总长为
M n=2(2 -n) (1-1)
表1列出了不同n值时所得到的M序列和m序列的数目。

可以看出，当n>4时，M序列比m序列的数目多得多，这对某些需要地址序列很多的应用场合提供了灵活的选择。

表1：M序列和m序列数目的比较
第2章主要元器件说明2.1 核心模块EPM7128SLC84-15
图2-1 EPM7128SLC84-15芯片
2.1.1开关模块
其中核心模块中的4、5、6、8、9、10、11、12号引脚分别连接的开关模块中的8个开关；开关电路的内部电路图为：
图2-2 开关模块的内部电路
2.1.2 LED显示模块
核心模块中25、27、28、29、30、31、33、34号引脚分别接LED显示模块中的8个LED；LED内部电路为：
图2-3 LED显示模块内部电路
2.1.3相关资源分配为：
表2：
本课题用到的资源有L1、L2、L3、L4及KW1、KW2、KW3、KW4；
2.2 74LS74
74LS74内含有2个独立的D上升沿双D触发器，每个触发器有数据输入D，置位输入PR，复位输入CLR，时钟输入CLK和数据输去Q。

当PR和CLR均为低电平时，输出Q和Q非均为高电平，若PR、CLR同时恢复高电平，则不能确定触发器此后的状态。

但电路的直接置位端PR和直接复位端CLR对触发器的状态有优先控制权。

只有当PR=CLR=1时，触发器才能被CLK上升沿触发，按D端逻辑值刷新状态。

2.2.1 74LS74引脚图
图2-4 74LS74引脚
2.2.2 74LS74功能表
第3章原理图及逻辑示意图
3.1原理框图
3.1．1四级移位寄存器构成的m序列：
图3-1四级移位寄存器构成的m序列框图
从原理框图可以看出，要实现该功能的电路必须用到异或门
3.1.2四级移位寄存器构成的M序列：
图3-2 四级移位寄存器构成的M序列框图
从原理框图可以看出，要实现该功能的电路必须用到异或门，及与门来完成对000状态的检测
3.2电路图
3.2.1 四级移位寄存器构成的m序列：
图3-3 四级移位寄存器构成的m序列
其中，，输入端4PRN 、4CLEAR、PRN 、CLEAR分别接EPM7128SLC84-15的4脚、5脚、6脚、8脚（即CPLD实验板开关模块的前四位输入）；输入端CLK接83脚；输出端Q1、Q2、Q3、Q4分别接25脚、27脚、28脚、29脚（即CPLD实验板LED显示模块的前四位输出）
3.1.2四级移位寄存器构成的M序列：
图3-4 四级移位寄存器构成的M序列
其中，输入端1PRN 、1CLEAR、PRN 、CLEAR分别接EPM7128SLC84-15的4脚、5脚、6脚、8脚（即CPLD实验板开关模块的前四位输入）；输入端CLK接83脚；输出端Q1、Q2、Q3、Q4分别接25脚、27脚、28脚、29脚（即CPLD实验板LED显示模块的前四位输出）
第4章电路的时序波形及功能验证
4.1 四级m序列：
图4-1 四级m序列波形
由图可知，
当4PRN=0，4CLEAR=1时，Q4=1;又PRN=1,CLEAR=0时，Q1=Q2=Q3=0;
当4PRN=4CLEAR=1,且CLK=↑时，Q4n+1=Q4n=1;又PRN=CLEAR=1,且CLK=↑时，Q3n+1=Q3n=0，Q2n+1=Q2n=0，Q1n+1=Q1n= Q4n异或Q3n=1；
当4PRN=4CLEAR=1,且CLK=↑时，Q4n+1=Q4n=0;又PRN=CLEAR=1,且CLK=↑时，Q3n+1=Q3n=0，Q2n+1=Q2n=1，Q1n+1=Q1n= Q4n异或Q3n=1；
当4PRN=4CLEAR=1,且CLK=↑时，Q4n+1=Q4n=0;又PRN=CLEAR=1,且CLK=↑时，Q3n+1=Q3n=1，Q2n+1=Q2n=1，Q1n+1=Q1n= Q4n异或Q3n=0；
……
所以各信号端的输出为：
所以，产生的伪随机序列是：{a4}=1001 1010 1111 000 1001 1010 1111 000 ……
4.2四级M序列：
图4-2 四级M序列波形
由图可知，
当1prn=0,1clear=1时，Q1=1;又prn=1,clear=0时，Q2=Q3=Q4=0;
当1PRN=1CLEAR=1,且CLK=↑时，Q1n+1=D1=Q2n=0;又PRN=CLEAR=1,且CLK=↑时，Q2n+1=D2=Q3n=0，Q3n+1=D3=Q4n=0，Q4n+1=D4= （Q1n异或Q2n）异或(Q2n Q3n Q4n)=0；
当1PRN=1CLEAR=1,且CLK=↑时，Q1n+1=D1=Q2n=0;又PRN=CLEAR=1,且CLK=↑时，Q2n+1=D2=Q3n=0，Q3n+1=D3=Q4n=0，Q4n+1=D4= （Q1n异或Q2n）异或(Q2n Q3n Q4n)=1；
当1PRN=1CLEAR=1,且CLK=↑时，Q1n+1=D1=Q2n=0;又PRN=CLEAR=1,且CLK=↑时，Q2n+1=D2=Q3n=0，Q3n+1=D3=Q4n=1，Q4n+1=D4= （Q1n异或Q2n）异或(Q2n Q3n Q4n)=0；
……
所以各信号端的输出为
所以，产生的M 序列状态流程为（设初始状态为1000）：
⋯
⋯→→→→→→→→→→→→→→→→→（初态）10001100111011110111101101011010110101100011100101000010000100001000
4.3 使用CPLD实验板检测电路功能是否达到实验要求：
图4-3 CPLD综合实验板
用到的主要模块有LED显示模块、核心模块、拨码开关和单脉冲（具体内部电路图3、图、图2已给出）。

其中，在开关模块中开关向上拨代表该位置高电平；在LED显示模块中灯亮代表输出低电平，灯灭代表输出高电平；
图中显示的是M序列的初始状态，即：当1prn=0,1clear=1时，Q1=1;又prn=1,clear=0时，Q2=Q3=Q4=0，从而产生初始状态1000；
当给以单脉冲，并且1prn=1clear=prn=clear=1时，Q1=Q2=Q3=Q4=0
第5章总结
CPLD具有灵活的可编程逻辑可以方便的实现高速数字信号处理，突破了并行处理、流水级数的限制，有效的利用了片上资源，加上反复的可编程能力越来越受到国内外从事数字信号处理研究者的青睐。

本文充分利用了自上而下、结构化、模块化设计思想，基于CPLD实现了伪随机码序列发生器。

在这次毕业设计课题的实践过程中，我把以前所学的知识进行了综合应用，再通过查阅一些资料，使我的基础知识得到巩固，对所用的主要的芯片有了更深刻的理解，如EPM7128SLC84-15芯片，掌握了各引脚的作用，及其内部构造，和工作原理。

并且经过了硬件设计、封装、焊接这一整个过程使我的动手能力得到提高，书本知识和实际得到了很好的联系。

这些对我今后的工作和学习都会有很大的帮助。

此外，也拓展了我的见识，很多问题都变得很直观，遇到问题仔细的找原因，独立思考、和同学老师之间互相配合，一起解决问题。

这次的毕业设计让我对所学的知识有了更清晰的认识，更深刻的理解。

感谢辞
四年的读书生活在这个季节即将划上一个句号，而于我的人生却只是一个逗号，我将面对又一次征程的开始。

四年的求学习生涯在师长、亲友的大力支持下，走得辛苦却也收获满囊，在论文即将付梓之际，思绪万千，心情久久不能平静。

衷心感谢我的指导老师刘国锦教授。

您治学严谨，学识渊博，思想深邃，视野雄阔，为我营造了一种良好的精神氛围。

授人以鱼不如授人以渔，置身其间，耳濡目染，潜移默化，使我不仅接受了全新的思想观念，树立了宏伟的学术目标，领会了基本的思考方式，从论文题目的选定到论文写作的指导,经由您悉心的点拨,再经思考后的领悟,常常让我有“山重水复疑无路,柳暗花明又一村”的感觉。

于此同时，也要感谢其他各位老师4年来对我的教诲，以及在你们闲暇时间对此毕业设计的帮助。

并且也感谢学院为我提供良好的做毕业设计的环境。

感谢我的爸爸妈妈，焉得谖草，言树之背，养育之恩，无以回报，你们永远健康快乐是我最大的心愿。

在论文即将完成之际，我的心情无法平静，从开始进入课题到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚谢意！
最后再一次感谢所有在毕业设计中曾经帮助过我的良师益友和同学，以及在设计中被我引用或参考的论著的作者。

参考文献
[1]王兴亮，通信系统原理教程. 西安：西安电子科技大学出版社，2007
[2] 沈振元，等. 通信系统原理. 西安：西安电子科技大学出版社，1993
[3]刘爱荣，等. EDA技术与CPLD/FPGA开发应用简明教程. 北京：清华大学
出版社2007
[4]黄智伟，FPGA系统设计与实践，北京：北京电子工业出版社2000
[5]《数字通信原理实验》，南京师范大学出版社
[6] 康华光，电子技术基础数字部分. 北京：高等教育出版社
[7] 冯玉民，通信系统原理. 北京：清华大学出版社，2003
[8] 周炯盘，等. 通信原理. 北京：北京邮电大学出版社，2002。