数字逻辑电路设计-多功能数字钟要点

数字逻辑电路设计-多功能数字钟

多功能数字钟

摘要：实验作品名为多功能数字钟，具有校时、清零、保持、整点报时、闹钟五大功能。整个实验以QuartusII 7.0为软件设计基础，结合Altera公司研发的Cyclone系列可编程逻辑器件工具箱进行实际测试。整个数字钟的开发完全遵照自顶向下的设计方法，这个设计因为该方法可移植性强、逻辑符合一般规律、可多人共做等优点而得以为设计人员省去大量时间和精力。

本作品在防抖动电路和蜂鸣器鸣响时长控制上拥有一定的自主创新性和理论证明，同时由于整个设计过程当中适当地对每个器件进行了有机的封装，所以电路图的逻辑关系较为清晰。现在数字钟因其在日常生活生产中的作用而成为可盈利的商品，在金钱的驱动下数字钟的设计方法与本实验作品相比功能和效率上都有非常大的提升，故本实验的目的在于让设计者充分了解数字逻辑电路设计的流程和具体软件的使用方法。

关键词：数字钟，可编程逻辑器件，防抖动电路，学习型设计

The design of Multifunctional digital clock Abstract: This experimental product is called Multifunctional digital clock. It has five major functions such as time setting, resetting, holding, alarming, and

beeping when it comes to an addition to the hour. The whole experiment is

based on the software of design called Quartus II 7.0 and is tested by

combining the Cyclone series of programmable logical device provided by

Altera. The clock is designed under the process of ‘from the top to the end’.

The method spares designers lots of time and energy for its flexibility to be

transplanted, easiness for ordinary logic reasoning and availability for

cooperative designing. The product is self-creative and provable in terms of

turbulence muting and manipulation of the period of beeping. At the same

time, the diagrams of the circuits are apparently logical thanks to

well-organized sealing of each part of device during the design. In this era

of common concept of inexpensiveness of digital clocks, methods and

effectiveness of designing a clock are improved due to its profitability.

Hence, this experimental design is aimed at letting the participants to

understand the process of digital logic circuits designing and to get to

familiar with the usage of particular software.

Keyword: Digital Clock, programmable logic device, mute circuit, design for learning

目录

一．设计要求与说明 (4)

二．方案论证 (4)

1.设计整体思路

2.设计大体流程

三．各子模块设计原理与调试仿真 (5)

1.时钟发生器 (5)

2.计时电路 (7)

3.显示电路 (9)

4.校分电路和清零电路 (12)

5.报时电路 (13)

6.储时电路 (15)

7．选择电路 (16)

8.闹钟比较电路 (16)

9．其他 (17)

四．编程下载

1．整体电路图 (18)

2．管脚配置 (19)

3．编译调试 (19)

五．实验感想

一．设计要求与说明

1、能进行正常的时、分、秒计时功能

2、分别由六个数码管显示时分秒的计时

3、使能开关

4、清零开关

5、校分开关

6、校时开关

7、使时钟具有整点报时功能（当时钟计到59’53”时开始

报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,

59’59”时报时频率为1KHz, ）

8、闹表设定功能

9、自己添加其他功能

二．方案论证

1．设计整体思路

图1

数字钟的功能设计思路大致如图1

时钟发生电路：位计时电路提供频率为1HZ的稳定脉冲，该电路是整个时钟

是否精准的关键

计时电路：由时钟发生器驱动，存储并演绎时间的流逝

储时电路（闹钟）：储存一个固定的时间

选择电路：由输入端控制调校或显示储时电路和计时电路中的一个

显示电路：将两个时间电路的输出信号调制成可输出的信号

报时电路：根据时间信号以一定的模式输出符合要求的蜂鸣器驱动信号

校分电路：使时间电路脱离时钟驱动并以累加的方式分别调校时与分

清零电路：使时钟电路的所有信号归零

2设计大体流程

1）设计时钟发生电路与计时电路