西工大数字集成电路实验报告 数集实验6

练习六 加法器的设计

一、使用与非门(NAND)、或非门(NOR)、非门（INV ）等布尔逻辑器件实现下面的设计。

1、仿照下图的全加器，实现一个N 位的减法器。要求仿照图1画出N 位减法器的结构。

A B S 0A B S 1A B S 2A B S 3图1 四位逐位进位加法器的结构

2、根据自己构造的N 位减法器，写出减法器最差情况下的延迟Tsub （用Tcarry ， Tsum 来表示）。并进一步尝试用布尔器件的延迟Tnand 、Tnor 、Tinv 来表示Tsub 。

解:

故在此处仅用与非门(NAND)和反相器（INV ）实现，逻辑表达式及化简： ())(7,4,2,10i i i i i i m C B A C C B A ABC C B A C B A C B A S +++=+++==∑ i i BC A C C B A ••=0

()i

i i i m C A BC B A C A BC B A C ••=++==∑7,3,2,10 又C B A S ⊕⊕=，则有),,(),,(i i C B A S C B A S =

又),,(),,(00i i C B A C C B A C =

结构示意图：

布尔逻辑门：

2、减法器最差情况下的延迟发生在最低有效位产生的借位一直全程传播到最高有效位时 sum carry sub T T N T +-=)1(

用布尔器件的延迟

inv nand T T 来表示sub T ：（此处计算时包括输入信号产生反相信号时的延迟） ;T 2 T T nand inv carry •+= nand inv sum T 3T T •+=

故该进位链在最差的情况下总的传播延时：

sum carry sub T T N T +-=)1(nand inv nand inv nand inv 1)T (2N NT )3T ()2T 1)(T -(N ++=+++=T

二、利用课本416页介绍的镜像加法器，实现16位的串行进位链路加法器。假设标准反相器（Wpmos=2 ，Wnmos=1）的本征延迟为Tp0=20ps ，Tsum=120ps 。（认为1=γ，并且所有的逻辑类型具有与反相器相同的本征延迟）

1、实现一个 16 位进位加法器，要求不进行进位链路中反相器的优化设置（其它延迟优化是要考虑的），要求加法器在输入最差情况下的延迟小于3ns ，试确定全加器中各管子尺寸。

2、实现一个16位进位加法器，要求优化进位链路中反相器设置，以达到最优的进位链路延迟，要求加法器在输入最差情况下的延迟小于3ns ，试确定全加器中各管子尺寸。

提示:假设出关键路径中相关门的尺寸系数。

解:

1、不进行进位链路中反相器的优化设置，但考虑其它延迟优化时。保持优化扇出为2，所得到的晶体管尺寸标在下图中：

反相器的逻辑努力为1，扇出应该为4，以实现最优锥形系数要求的门努力。 认为1=γ，并且所有的逻辑类型具有与反相器相同的本征延迟，

所以每一级中0C C i 到的延迟：

ps f

g t t p p 100)123648241(20)1(101=⨯+++++⨯=+=γ 所以每一级中00C C 到的延迟：

ps f g t t p p 100)12483624361(20)1(202=⨯+++++++⨯=+

=γ 则0C C i 到的传播延迟：

ps

t t T p p carry 20010010021=+=+= 所以该进位链在最差的情况下总的传播延时：

ns ps T T N t sum carry adder 12.33120120200)116()1(==+⨯-=+-=

2、因为进位电路尺寸对称，则其每一个输入的逻辑努力为2，这意味着优化尺寸以达到最小延时的最优扇出数应当为（4/2）=2。又进位输出驱动两个内部的栅电容和6个所连下一级加法器单元的栅电容。故把进位级的尺寸增大到大约为求和级的3倍，这仍保持优化扇出为2，所得到的晶体管尺寸标在下图中：

最差情况下的延迟发生在最低有效位产生的借位一直全程传播到最高有效位时

令1=γ，所有的逻辑类型具有与反相器相同的本征延迟，所以每一级中0C C i 到中

的延迟：

ps gf

t t T p p carry 7.106)126122436612241(20)1(0=⨯+++++++++⨯=+==γ

所以该进位链在最差的情况下总的传播延时： ns ps T T N t sum carry adder 72.15.17201207.106)116()1(==+⨯-=+-=