ESD保护版图设计

摘要
静电放电(简写为ESD)是集成电路(简写为IC)在制造、运输、以及使用过程中经常发生并导致IC芯片损坏或失效的重要原因之一。

工业调查表明大约有40％的IC失效与ESD/EOS(过强的电应力)有关。

因此，为了获得性能更好更可靠的IC芯片，对ESD开展专门研究并找到控制方法是十分必要的。

随着芯片尺寸的持续缩小，ESD问题表现得更加突出，已成为新一代集成电路芯片在制造和应用过程中需要重视并着力解决的一个重要问题。

论文论述了CMOS集成电路ESD 保护的必要性，研究了在CMOS电路中ESD 保护结构的设计原理，分析了该结构对版图的相关要求，重点讨论了在I/O电路中ESD 保护结构的设计要求。

论文所做的研究工作和取得的结果完全基于GGNMOS的器件物理分析，是在器件物理层次上研究ESD问题的有益尝试；相对于电路层次上的分析结果，这里的结果更加准确和可靠，可望为GGNMOS ESD保护器件的设计和制造提供重要参考。

关键词：静电放电(ESD)；接地栅NMOS；保护器件；电源和地
Abstract
The electrostatic discharge (ESD) is integrated circuit (IC) in manufacturing, transportation, and use process occurs frequently and cause IC chips damage or failure of one of the important reasons. Industrial survey shows that about 40 percent of IC failure and ESD/EOS (overpowered electrical stress) relevant. Therefore, in order to obtain better performance more reliable IC chips, to carry out special research and find the ESD control method is very necessary. Along with the continuous narrowing, chip size behaved more prominent ESD problems, has become a new generation of integrated circuit chip in the manufacture and application process needed to pay attention to and addressing an important question.
This paper discusses the CMOS integrated circuit, the necessity of ESD protection in CMOS circuit was studied in the structure of ESD protection design principle, analyzes the structure on the map the relevant requirements, especially discussed in the I/O circuit ESD protection structure design requirements.
Keywords:Electrostatic Discharge, GND gate NMOS, Protected Device, Power and Ground
目录
摘要 (1)
Abstract (2)
第1章绪论 (4)
1.1 集成电路的发展状况 (4)
1.1.1 集成度的提高 (4)
1.1.2 摩尔定律 (4)
1.2 集成电路中的ESD保护 (5)
1.2.1 为何出现ESD (5)
1.2.2 ESD保护的必要性 (5)
第2章关于版图设计与版图设计环境的介绍 (7)
2.1 集成电路版图设计 (7)
2.2 版图结构 (7)
2.3 版图设计流程与方法 (8)
2.4 版图设计环境 (8)
2.4.1 Technology file 与Display Resource File 的建立 (9)
2.4.2 Virtuoso工具的使用 (9)
第3章CMOS电路的ESD保护结构版图设计 (13)
3.1 CMOS电路中ESD测试 (13)
3.2 ESD保护原理 (14)
3.3 CMOS电路ESD保护结构的设计 (14)
3.3.1 CMOS电路ESD保护器件 (15)
3.4 CMOS电路ESD保护结构的版图设计 (16)
3.4.1 版图设计原则 (16)
3.4.2 ESD保护结构版图设计 (17)
第4章结束语 (18)
参考文献 (19)
致谢 (20)
第1章绪论
1.1 集成电路的发展状况
1.1.1 集成度的提高
真正导致数字集成电路技术发生革命性变化的是半导体存储器和微处理器的引入。

1970年出现了1K bit的半导体存储器，1972年推出了包含2250个MOS管的微处理器i404。

集成度是集成电路的一个重要概念，它是指芯片包含的晶体管数目，通常折算为2输入门的等效门数来表示，即一个门等于4个晶体管。

在40多年的时间内，集成电路的集成度迅速提高，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）超大规模（VLSI）、特大规模（ULSI）阶段之后，目前已进入巨大规模（GSI）集成电路阶段。

从技术的角度来讲，集成度的提高主要依赖于：晶体管尺寸的缩小、芯片面积增大。

晶体管尺寸的缩小有两个明显的优点：
1. 使电路的速度加快。

目前集成电路的速度已达到1000MHz以上；
2. 使晶体管密度（即每平方毫米硅片包含晶体管数）增加，但并不引起集成电路成本的明显上升，因而每一个晶体管的成本迅速下降。

这些优点驱动着集成电路工业致力于集成度的提高，并不断提高产品的性能价格比。

在达到最小尺寸的物理极限以前，晶体管尺寸逐渐减小的趋势还会继续下去。

提高集成度的另一途径是增大芯片的面积，但过分地增加芯片面积会使每个硅晶圆片上的有效芯片数减少。

另外，由于硅晶体结构不可避免的缺陷发生的可能性会随面积的增大而增加，也会使集成电路生产的良品率降低，引起制造成本上升。

1.1.2 摩尔定律
摩尔是Intel公司的创始人之一，他通过对集成电路发展状况的总结，于1965年提出了摩尔定律，即芯片的集成度每3年提高4倍（大约18个月翻倍），器件尺
寸则每3年以0.7的比率缩小。

从那时起，以后的发展历史完全证明了摩尔定律与实际趋势惊人的接近。

1.2 集成电路中的ESD保护
1.2.1 为何出现ESD
静电是一种电能，它存在于物体表面，是正负电荷在局部失衡时产生的一种现象。

静电现象是指电荷在产生与消失过程中所表现出的现象的总称，如摩擦起电就是一种静电现象。

静电产生的原因有接触分离起电、摩擦起电和传导起电。

当带了静电荷的物体（也就是静电源）跟其它物体接触时，这两个具有不同静电电位的物体依据电荷中和的原则，存在着电荷流动，传送足够的电量以抵消电压。

这个高速电量的传送过程中，将产生潜在的破坏电压、电流以及电磁场，严重时将其中物体击毁，这就是静电放电，一般用ESD(Electrostatic Discharge)表示。

ESD是当今MOS集成电路中最重要的可靠性问题之一。

高密度集成电路器件具有线间距短、线细、集成度高、运输速度快、低功率和输入阻抗高的特点，因而导致这类器件对静电较敏感，称之为静电敏感器件。

静电放电的能量，对传统的电子元件的影响甚微，人们不易觉察，但是这些高密度集成电路元件则可能因静电电场和静电放电电流引起失效，或者造成难以被人们发现的“软击穿”现象，导致设备锁死、复位、数据丢失和不可靠影响设备正常工作，使设备可靠性降低，甚至造成设备的损坏。

1.2.2 ESD保护的必要性
集成电路工业由ESD导致的损失是一个非常严重的问题。

据统计，在集成电路工业中由于ESD引起的损失高达25%。

随着超大规模集成电路工艺的高速发展，特征尺寸已经到深亚微米阶段，大大提高了集成电路的性能及运输速度，同时降低了单个芯片的制造成本。

但器件尺寸的减小，导致了器件对外界电磁骚扰敏感程度也大大提高，使静电放电对器件可靠性的危害变得越来越显著。

一方面，集成电路对静电放电的防护能力随着特征尺寸的减小而降低，使得CMOS器件对静电变得更加敏感，因ESD而损伤的情形更加
严重。

许多新发展起来的特种器件（如功率MOS器件、微波场效应器件）也大多属于静电敏感器件。

而且在同等静电保护措施下，先进的工艺容易使得ESD保护能力下降；就算把器件的尺寸加大，其ESD耐压值也不会被升高，同时由于器件尺寸增大导致芯片面积也增大，其对静电放电的承受能力却反而下降。

另一方面，静电放电破坏的产生多是由于人为因素所形成，但又很难避免。

电子器件或系统在制造、生产、组装、测试、存放、搬运等的过程中，静电会累积在人体、仪器、贮存设备等之中，甚至电子器件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形成放电路径，使得电子器件或系统遭到静电损伤。

第2章关于版图设计与版图设计环境的介绍
2.1 集成电路版图设计
集成电路是电子电路，但它又不同于一般意义上的电子电路，它把成千上万的电子元件包括MOS晶体管、电阻、电容甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类社会的进步创造了空前的奇迹，而使这种奇迹变为现实的正是集成电路版图（layout）设计。

集成电路的版图与集成电路的概念是一起诞生的，可以说没有版图就没有集成电路。

集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。

近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路版图的精心设计，现代集成电路设计中发展起来的全定制与ASIC设计、单元库和IP库的建立，以及系统芯片设计的概念和方法学也无一不与集成电路版图设计密切相关。

集成电路版图设计的职业定义为：通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。

集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。

版图是电路图的几何表示。

版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。

版图与所采用的制备工艺紧密相关。

集成电路设计的最终输出是掩模版图，通过制版和工艺流片可以得到所需的集成电路。

2.2 版图结构
芯片的剖面结构从平面工艺立体结构，需多层掩模版，故版图是分层次的，它由多层图形叠加而成。

如一个简单的PMOS管和一个NMOS管构成反相器的剖面图如图2-1所示：
图2-1 反相器的剖面结构
则它的版图结构就如图2-2所示：
图2-2 反相器版图结构
所以版图的图形层次主要N-Well，P+ implant，poly1，contact，N+ implant，active，Metal1，via，metal2，poly2等。

2.3 版图设计流程与方法
集成电路的计算机辅助设计，按过程先后可分为正向设计过程和逆(反)向设计过程。

所谓正向设计，指系统设计开始，经过逻辑图设计及电路设计，最后完成版图设计；所谓逆向设计，通常则是采用IC解剖分析系统解剖芯片，即去除封装，露出管芯，显微照相或用高精度图象系统摄取管芯表面拓扑图，得到该IC产品的版图设计信息，然后从得到的版图上提取逻辑关系和电路结构，分析其工作原理及功能，获得原始的设计思想，再结合具体的工艺条件，转而进行正向设计，最后完成新产品的版图设计。

2.4 版图设计环境
Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来受到了广大EDA工程师的青睐，然而Virtuoso工具的
工艺库的建立和Dracula的版图验证比较繁琐。

2.4.1 Technology file 与Display Resource File 的建立
版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成连线图形。

与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。

否则，用隐含的库将没有版层，即LSW 窗口是空框，无法画图。

因此，在设计版图前必须先建立工艺库，且要有显示文件(display resource file)。

Technology file中应包含以下几部分：层定义(Layer definitions)、器件定义(Device definitions)层物理电学规则(Layer，physical and electric rules)、布线规则(Place and route rules )和特殊规则(Rules specific to individual Cadence applications)。

层定义中主要包括：
1.该层的用途设定，用来做边界线的或者是引脚标识的等，有Cadence系统
保留的，也有用户设定的。

2.工艺层，即在LSW中显示的层。

3.层的优先权，名字相同用途不同的层按照用途的优先权的排序。

4.层的显示。

5.层的属性。

器件模块中可以定义一些增强型器件、耗尽型器件、柱塞器件、引脚器件等，这些器件定义好之后，在作版图时可以直接调用该器件，从而减轻重复的工作量。

层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。

层规则中定义了通道层与柱塞层。

物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。

电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。

布线规则主要为自动布局布线书写的，在启动自动布局布线时，将照该模块中定义的线宽和线间距进行。

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2.4.2 Virtuoso工具的使用
一、File菜单
在File菜单下，主要的菜单项有New、Open、Exit等。

在具体解释之前我们不妨先理顺一下以下几个关系。

library(库)的地位相当于文件夹，它用来存放一整个设计的所有数据，像一些子单元（cell）以及子单元（cell）中的多种视图（view）。

Cell （单元）可以是一个简单的单元，像一个与非门，也可以是比较复杂的单元（由symbol搭建而成）。

View则包含多种类型，常用的有schematic，symbol，layout，extracted，ipcell等等。

New菜单项的子菜单下有Library、Cellview两项。

Library项打开New Library 窗口，Cellview项打开Create New File窗口，如图2-3和2-4所示。

图2-3 New Library 窗口
图2-4 Create New File 窗口
1）建立库(library)：窗口分Library和Technology File 两部分。

Library部分有Name和Directory两项，分别输入要建立的Library的名称和路径。

如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile 选项。

如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。

2）建立单元文件(cell)：在Library Name 中选择存放新文件的库，在Cell Name 中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name——schematic。

当然在Tool工具中还有很多别的工具，常用的象Composer－symbol、virtuoso－layout等，分别建立的是symbol、layout的视图（view）。

在Library path file中，是系统自建的library path file文件的路径及名称(保存相关库的名称及路径)。

二、Tools菜单
在Tools菜单下，主要的菜单项有Library Manager、Library Path Editor等。

在Library Manager项打开的是库管理器（Library Manager）窗口，如图2-5所示。

图2-5 Library Manager窗口
在窗口的各部分中，分别显示的是Library、Category、Cell、View相应的内容。

双击需要打开的view名（或同时按住鼠标左右键从弹出菜单中选择Open项）即可以打开相应的文件。

同样在library manager中也可以建立library和cell。

具体方法是点击file，在下拉菜单中选择library或cell即可。

Library Path Editor项打开的是Library Path Editor窗口，如图2-6 所示。

从File 菜单中选择Add Library 项，填入相应的库名和路径名，即可包括入相应的库。

图2-6 Library Path Editor窗口
三、Technology File菜单
这个菜单中的最后一项Edit Layers可以使用在版图编辑中，用来修改原始涂层的一些属性。

第3章CMOS电路的ESD保护结构版图设计
静电放电会给电子器件带来破坏性的后果，它是造成集成电路失效的主要原因之一。

随着集成电路工艺不断发展，CMOS电路的特征尺寸不断缩小，管子的栅氧厚度越来越薄，芯片的面积规模越来越大，MOS管能承受的电流和电压也越来越小，而外围的使用环境并未改变, 因此要进一步优化电路的抗ESD 性能，如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为IC设计者主要考虑的问题。

3.1 CMOS电路中ESD测试
ESD 模型常见的有三种，人体模型( HBM, Human Body Model)、充电器件模型(CDM, Charge Device Model)和机器模型(MM, Machine Mode)，其中以人体模型最为通行。

一般的商用芯片，要求能够通过2kV静电电压的HBM检测。

对于HBM放电，其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。

进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电测试，每次放电检测都有正负两种极性，所以对I/O 引脚会进行以下六种测试：
1.PS 模式：VSS 接地，引脚施加正的ESD 电压，对VSS 放电，其余引
脚悬空
2.NS 模式：VSS 接地，引脚施加负的ESD 电压，对VSS 放电，其余引
脚悬空
3.PD 模式：VDD 接地，引脚施加正的ESD 电压，对VDD 放电，其余
引脚悬空
4.ND 模式：VDD 接地，引脚施加负的ESD 电压，对VDD 放电，其余
引脚悬空
5.引脚对引脚正向模式：引脚施加正的ESD电压，其余所有I/ O 引脚一
起接地, VDD 和VSS 引脚悬空
6.引脚对引脚反向模式：引脚施加负的ESD电压，其余所有I/ O 引脚一
起接地, VDD 和VSS 引脚悬空
7.VDD 引脚只需进行(1)(2)项测试
3.2 ESD保护原理
ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD 电流引入电源线。

这个低阻旁路不但要能吸收ESD电流，还要能箝位工作电路的电压，防止工作电路由于电压过载而受损。

在电路正常工作时，抗静电结构是不工作的，这使ESD保护电路还需要有很好的工作稳定性，能在ESD 发生时快速响应，在保护电路的同时，抗静电结构自身不能被损坏，抗静电结构的负作用(例如输入延迟)必须在可以接受的范围内，并防止抗静电结构发生闩锁。

3.3 CMOS电路ESD保护结构的设计
根据ESD 的测试方法以及ESD 保护电路的原理可知，在芯片中我们需要建立六种低阻ESD 电流通路，它们分别是：
1) 引脚焊块( PAD) 到VSS 的低阻放电通路
2) VSS 到PAD 的低阻放电通路
3) PAD 到VDD 的低阻放电通路
4) VDD 到PAD 的低阻放电通路
5) PAD 受到正向ESD 放电时, PAD 到PAD 的通路
6) PAD 受到负向ESD 放电时, PAD 到PAD 的通路
7) VDD 与VSS 之间的电流通路。

大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD 旁，I/O 电路内部。

典型的I/O电路由输出驱动和输入接收器两部分组成。

ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD 低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。

具体到I/O 电路，就是与PAD相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地箝位保护电路电压。

而在这两部分正常工作时，不影响电路的正常工作。

常用的ESD保护器件有电阻、二极管、双极性晶体管、MOS管、可控硅
等。

由于MOS管与CMOS工艺兼容性好，因此常采用MOS管构造保护电路。

3.3.1 CMOS电路ESD保护器件
CMOS工艺条件下的NMOS 管有一个横向寄生n- p- n(源极- p型衬底- 漏极)晶体管，这个寄生的晶体管开启时能吸收大量的电流。

利用这一现象可在较小面积内设计出较高ESD 耐压值的保护电路，其中最典型的器件结构就是栅极接地NMOS( GGNMOS，Gate G rounded NMOS)，GGNMOS在ESD保护电路中的连接方式如图3-1所示。

图3-1GGNMOS在ESD保护电路中的连接方式
可以看到在ESD保护电路中NMOS的栅极、源极和衬底都是接地的，在正常工作情况下，NMOS 横向晶体管不会导通。

当ESD 发生时, 漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。

一部分产生的空穴被源极吸收，其余的流过衬底。

由于衬底电阻的存在，使衬底电压提高。

当衬底和源之间的PN结正偏时，电子就从源发射进入衬底。

这些电子在源漏之间电场的作用下，被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n- p- n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。

为了进一步降低输出驱动上NMOS在ESD 时两端的电压，可在ESD 保护器件与GGNMOS 之间加一个电阻。

这个电阻不能影响工作信号，因此不能太大。

画版图时通常采用多晶硅( poly)电阻。

只采用一级ESD保护，在大ESD 电流时，电路内部的管子还是有可能被击穿。

GGNMOS 导通，由于ESD电流很大，衬底和金属连线上的电阻都不能忽略，此时GGNMOS并不能箝位住输入接收端栅电压，因为让输入接收端栅氧化硅层的电压达到击穿电压的是GGNMOS与输入接收端衬底间的IR 压降。

为避免这种情况，可在输入接收端附近加一个小尺寸GGNMOS 进行二级ESD 保
护，用它来箝位输入接收端栅电压，如图3-2所示。

图3-2 常见ESD的保护结构和等效电路
3.4 CMOS电路ESD保护结构的版图设计
3.4.1 版图设计原则
在画版图时，必须注意将二级ESD保护电路紧靠输入接收端，以减小输入接收端与二级ESD 保护电路之间衬底及其连线的电阻。

为了在较小的面积内画出大尺寸的NMOS管子，在版图中常把它画成手指型，画版图时应严格遵循I /O ESD 的设计规则。

如果PAD仅作为输出，保护电阻和栅接地的NMOS就不需要了，其输出级大尺寸的PMOS 和NMOS器件本身便可充当ESD 防护器件来用，一般输出级都有双保护环，这样可以防止发生闩锁。

在全芯片的ESD结构设计时，注意遵循以下原则：
(1) 外围VDD、VSS走线尽可能宽，减小走线上的电阻；
(2) 设计一种VDD - VSS 之间的电压箝位结构，且在发生ESD 时能提供VDD- VSS直接低阻抗电流泄放通道。

对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD 能力；
(3) 外围保护结构的电源及地的走线尽量与内部走线分开，外围ESD 保护结构尽量做到均匀设计，避免版图设计上出现ESD 薄弱环节；
(4) ESD 保护结构的设计要在电路的ESD 性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化；
(5) 在实际设计的一些电路中，有时没有直接的VDD- VSS电压箝位保护结
构，此时，VDD - VSS之间的电压箝位及ESD 电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。

所以在外围电路要尽可能多地增加阱与衬底的接触，且N + P+ 的间距一致。

若有空间，则最好在VDD、VSS 的PAD 旁边及四周增加VDD - VSS电压箝位保护结构，这样不仅增强了VDD- VSS模式下的抗ESD 能力，也增强了I/O - I/O 模式下的抗ESD 能力。

一般只要有了上述的大致原则，在与芯片面积折中的考虑下，一般亚微米CMOS电路的抗ESD 电压可达到2500V 以上，已经可以满足商用民品设计的ESD可靠性要求。

3.4.2 ESD保护结构版图设计
图3-3 ESD保护结构电路的版图
第4章结束语
由于ESD给集成电路工业带来的巨大损失，集成电路中的ESD保护问题越来越引起人们的重视。

除了在生产过程中采取了一系列的防护措施外，芯片静电放电保护电路的设计成为ESD保护的重点。

传统的ESD保护电路的设计是采用设计——流片——测试——调整设计——再流片——再测试的设计模式，周期长，费用高。

现在各种模拟工具的日益成熟，使在制造前就对ESD保护器件和电路进行设计与优化成为可能。

要设计出性能较好的ESD保护电路就非常有必要了解ESD保护电路设计的主要因素和发生的物理机制，这些都是无法通过测试手段得知的，而模拟却可以提供清晰的物理图像，因此，对保护电路中的ESD 效应的建模和模拟变得非常重要。

ESD保护电路不是单一芯片引脚的问题，它要从整个芯片全盘考虑。

芯片里每一个I/O 电路中都需要建立相应ESD 保护电路，ESD 保护电路在版图中要画在PAD 旁。

VDD 到VSS 之间也需要ESD 保护电路，VDD 到VSS 之间的ESD 保护电路在芯片中要能多次引用。

每一个有输入接收端的I/O 电路上应加二级ESD 保护，二级ESD 保护电路在版图中要尽量靠近输入接收端。

电源线用于吸收ESD 电流，在版图中尽量画宽，减小电源线上的电阻。

但是，如果保护电路本身设计的抗ESD能力不够，不足以快速、有效地泄放ESD电流，那么就会导致ESD保护电路的击穿。

同时，由于CMOS IC结构的特殊性，在版图设计上的疏漏或者考虑不周也会导致寄生回路的出现，这些寄生电路会成为ESD电流的泄放通道，使得在这些寄生回路中的某些部位产生不希望的过电流与过电压，最终导致整个CMOS器件的实效，因此对于CMOS集成电路的设计人员而言，必须极力避免由ESD应力对器件产生的损伤（它既可能发生在ESD保护电路的部位，又可能出现在寄生回路部位）。

为了避免ESD失效，必须在版图设计的时候，为ESD保护电路中的关键器件留有足够的面积，同时还要充分考虑到CMOS IC结构中存在的寄生效应会对ESD保护电路产生不利的影响。