电子技术(第2版)课件第7章组合逻辑电路
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组合逻辑电路—编码器(电子技术课件)
1 1 1 0 1 1 1 1 1 1 0 011 1
1 1 0 1 1 1 1 1 1 1 0 010 1
1 0 1 1 1 1 1 1 1 1 0 001 1
0 1 1 1 1 1 1 1 1 1 0 000 1
该编码器为输入低电平有效
任务二：编码器
I0
1
I1
1
I2
1
I3
1
& ≥ Y1
&1
& ≥ Y0
I3
出
Y1 I 0 I1 I 2 I 3 I 0 I1 I 2 I 3 Y0 I0 I1 I 2 I 3 I0 I1 I 2 I 3
（2）逻辑功能表
I0 I1 I2 I3 Y1 Y0 1 0 0 0 00 0 1 0 0 01 0 0 1 0 10 0 0 0 1 11
编码器的输入为高电平有效。
1 1 1 1 1 1 1 1 1 0 1 001 1
1 1 1 1 1 1 1 1 0 1 1 000 1
1 1 1 1 1 1 1 0 1 1 0 111 1
1 1 1 1 1 1 0 1 1 1 0 110 1
1 1 1 1 1 0 1 1 1 1 0 101 1
1 1 1 1 0 1 1 1 1 1 0 100 1
S0
0
S1
1
S2
2
3
S3
S4 4
S5 5
6
S6
S7 7
S8 8
S9 9
&
GS
≥1
&
D
&
C
&
B
&
A
代码输出
使能标志
任务二：编码器
组合逻辑电路(电子技术课件)
组合逻辑电路•组合逻辑电路的概述•组合逻辑电路的分析•组合逻辑电路的设计•常用的组合逻辑电路在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路：输出仅由输入决定，与电路当前状态无关，电路结构中无反馈环路(无记忆)。
组合逻辑电路的概述1.特点(1)输入、输出之间没有反馈延迟通路；(2)电路中不含记忆元件；(3)电路任何时刻的输出仅取决于该时刻的输入，而与电路原来的状态无关。
2.描述组合电路逻辑功能的方法逻辑表达式、真值表、卡诺图、逻辑图、波形图。
组合逻辑电路的分析[例] 试分析下列组合逻辑电路的功能。
[例] 试分析下列组合逻辑电路的功能。
解：（1）根据给定的逻辑电路，写出所有输出逻辑函数表达式并对其进行变换：（2）根据化简后的逻辑函数表达式列出真值表，如表。
（3）逻辑功能评述该电路是一位二进制数比较器：当A>B时，L1=1；当A<B时，L3=1。
注意在确定该电路的逻辑功能时，输出函数L1、L2、L3不能分开考虑。
组合逻辑电路的设计1.组合逻辑电路设计的目的设计组合电路的目的是根据功能要求设计最佳电路。
即根据给出的实际问题，求出能够实现这一逻辑要求的最简的逻辑电路，这就是组合电路的设计，它是分析的逆过程。
2.设计组合电路的步骤：(1)分析设计要求；(2)根据功能要求列出真值表；(3)根据真值表利用卡诺图进行化简，得到最简逻辑表达式；(4)根据最简表达式画逻辑图。
[例]用与非门设计一个三变量“多数表决电路”。
解：（1）进行逻辑抽象，建立真值表：用A、B、C表示参加表决的输入变量，“1”代表赞成，“0”代表反对，用F表示表决结果，“1”代表多数赞成，“0”代表多数反对。
根据题意，列真值表如表。
（2）根据真值表写出逻辑函数的“最小项之和”表达式：（3）将上述表达式化简，并转换成与非形式：（4）根据逻辑函数表达式画出逻辑电路图，如图。
上述逻辑电路可以用74LS00芯片实现，74LS00为4个2输入与非门芯片，74LS00的逻辑符号和引脚图如图所示。
《组合逻辑电路》课件
常见的逻辑门
与门
与门只有当所有输入 信号均为高电平时或门只要有一个输入 信号为高电平，输出 信号就为高电平。
非门
非门将输入信号取反， 输出信号与输入信号 相反。
异或门
异或门只有当输入信 号中有且仅有一个信 号为高电平时，输出 信号才为高电平。
组合逻辑电路的设计示例
4位全加器
4位全加器能够对两个4位二进制数进行相加， 并输出相应的和与进位。
8位选择器
8位选择器根据控制信号选择对应的输入信号输 出。
4位比较器
4位比较器用于比较两个4位二进制数的大小， 并输出相应的比较结果。
7段数码管译码器
7段数码管译码器将二进制输入信号转换为7段 数码管上的显示。
总结
组合逻辑电路是电路设计中的重要组成部分，它通过逻辑门等实现输入输出 的转换和处理。分析问题、求最简式、选择逻辑门是组合逻辑电路设计的核 心方法。
组合逻辑电路的基本元件
逻辑门
逻辑门是组合逻辑电路中的基本构建块，如与门、 或门、非门、异或门等。
多路选择器
多路选择器可以根据输入信号的值，选择特定的 输出信号。
解码器
解码器将输入信号转换为对应的输出线路。
编码器
编码器将多个输入信号编码为较少的输出信号。
组合逻辑电路的设计方法
1. 理解问题并确定输入输出要求。 2. 将输入输出转化为逻辑函数。 3. 求出逻辑函数的最简式。 4. 根据最简式选择逻辑门和组成电路。
《组合逻辑电路》PPT课 件
欢迎来到《组合逻辑电路》的PPT课件。想要深入了解什么是组合逻辑电路 以及它的基本元件和设计方法吗？让我们一起开始探索吧！
什么是组合逻辑电路？
组合逻辑电路是由输入端口和输出端口组成的电路，它们用于将输入端口上的信号转换为输出端口的状态。与 存储器不同，组合逻辑电路只考虑当前输入产生的输出。
【全文】组合逻辑电路ppt
列出真值表
W A BD BC A BD BC X BC BD BCD BC BD BCD Y CD CD CD CD ZD
ABCD WXYZ ABCD WXYZ
0000 0001 0010 0011 0100
0011 0100 0101 0110 0111
0101 0110 0111 1000 1001
4、功能评述
1. 写出输出函数表达式
根据逻辑电路图写输出函数表达式时，一般从输入端开始 往输出端逐级推导，直至得到所有与输入变量相关的输出函数 表达式为止。
即：
输入
输出
2、 化简输出函数表达式 目得:① 简单、清晰地反映输入与输出之间得逻辑关系; ② 简化电路结构,获得最佳经济技术指标。
3、 列出输出函数真值表 真值表详尽地给出了输入、输出取值关系,能直观地
半加器已被加工成小规模集成电路, 其逻辑符号如右图所示。
思考:可用 何种芯片实现？
例3 分析下图所示组合逻辑电路,已知输入为8421码, 说明该电路功能。
解 写出该电路输出函数表达式
W A BD BC A BD BC X BC BD BCD BC BD BCD Y CD CD CD CD ZD
设:被加数、加数及来自低位得“进位”分别用变量Ai、Bi 及Ci-1表示,相加产生得“与”及“进位”用Si与Ci表示。
设:被加数、加数及来自低位得“进位”分别用变量Ai、Bi 及Ci-1表示,相加产生得“与”及“进位”用Si与Ci表示。
根据二进制加法运算法则可列出全加器得真值表如下表
所示。
Ai Bi Ci-1
1000 1001 1010 1011 1100
功能: 8421码转换成余3码！
4、3 组合逻辑电路设计
《组合逻辑电路》PPT课件
Y1
Y0
19
2-4译码器 功能表
E
A B
2-4 译码器
YYYY3210
E
E AB 0 00 0 01
Y3 Y2 Y1 Y0 1110 1101
0 10 1 0 1 1
Y3=A B E=M3 E B A Y2=A B E=M2 E Y1=A B E=M1 E Y0=A B E=M0 E
0 11 0 1 1 1 1 ** 1 1 1 1
X3
Y2
X2
X1
Y1
X0 EO
精选ppt
X3 4-2
X2 编
Y2
X1 码
X0 器
Y1
E0
X3 X2 X1 X0 Y1 Y0 EO 1111 00 0 1110 00 1 1101 01 1 1011 10 1 0111 11 1
10
74LS148 8-3优先编码器
精选ppt
11
74LS148 8-3优先编码器
1 E A B C D精选ppt
08 91 120 131 142 153 164 175
74LS138(H)
E1 E21 E22 A B C
25
74LS139 DUAL 2-4译码器
0123
74LS139
E AB
0123
74LS139
E AB
精选ppt
26
用2-4译码器实现4-16译码器
0123
精选ppt
Ei 0 1 2 3 4 5 6 7
15
74LS147 10-BCD编码器
• 输入1~9, 低有效 • 输出为0~9的BCD码, 低有效 • 无有效输入时输出0的BCD码 • 是优先编码器, 9的优先级最高 • 问题: 可否作为8-3优先编码器? 如果可以,
电子技术(第2版)课件第7章组合逻辑电路
这种方法简单易行，但会破坏输出波形，且会引入附加 延时。
（2）增加选通信号
在电路中增加一个选通脉冲，接到可能产生冒险的门电 路的输入端。当输入信号转换完成，进入稳态后，才引入选 通脉冲，将门打开。这样，输出就不会出现冒险脉冲。
注意以下问题：
• 如输出门为与门、与非门，则选通脉冲要用正脉冲；如输出 门为或门、或非门，则选通脉冲要用负脉冲。
0冒险 （b）
图7-9 竞争冒险
7.3.2 消除竞争冒险的方法
当组合逻辑电路存在冒险现象时，可以从两方面入手来 消除。
1．修改硬件电路 （1）接入输出滤波电容
由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可 能产生冒险的门电路输出端并接一个滤波电容（一般为4～ 20pF），利用电容两端的电压不能突变的特性，使输出波 形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象 的作用。
×1 × ××1 0 ×× 100 100 100 100 100 100 100 100
Y3 EI AB
Y2 EI AB
可用门电路实现2线-4线译码器，逻辑图如图7-14所示。
图7-14 2线-4线译码器逻辑图
（2）集成译码器-二进制译码器74138
图7-15 74138引脚图
图7-16 74138集成译码器逻辑图
表7-6 3线-8线译码器74138的功能表
输入
G1 G2A G2B
下面以2线-4线译码器为例说明译码器的工作原理和电路 结构，其功能表见表7-5。
表7-5
2线-4线译码器功能表
输入
输出
EI A B
1 ×× 0 00 0 01 0 10 0 11
Y0 Y1 Y2 Y3
1111 0111 1011 1101 1110
（2）增加选通信号
在电路中增加一个选通脉冲，接到可能产生冒险的门电 路的输入端。当输入信号转换完成，进入稳态后，才引入选 通脉冲，将门打开。这样，输出就不会出现冒险脉冲。
注意以下问题：
• 如输出门为与门、与非门，则选通脉冲要用正脉冲；如输出 门为或门、或非门，则选通脉冲要用负脉冲。
0冒险 （b）
图7-9 竞争冒险
7.3.2 消除竞争冒险的方法
当组合逻辑电路存在冒险现象时，可以从两方面入手来 消除。
1．修改硬件电路 （1）接入输出滤波电容
由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可 能产生冒险的门电路输出端并接一个滤波电容（一般为4～ 20pF），利用电容两端的电压不能突变的特性，使输出波 形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象 的作用。
×1 × ××1 0 ×× 100 100 100 100 100 100 100 100
Y3 EI AB
Y2 EI AB
可用门电路实现2线-4线译码器，逻辑图如图7-14所示。
图7-14 2线-4线译码器逻辑图
（2）集成译码器-二进制译码器74138
图7-15 74138引脚图
图7-16 74138集成译码器逻辑图
表7-6 3线-8线译码器74138的功能表
输入
G1 G2A G2B
下面以2线-4线译码器为例说明译码器的工作原理和电路 结构，其功能表见表7-5。
表7-5
2线-4线译码器功能表
输入
输出
EI A B
1 ×× 0 00 0 01 0 10 0 11
Y0 Y1 Y2 Y3
1111 0111 1011 1101 1110
中职教育-电子技术与数字电路(北大第二版)课件：7.3 组合逻辑电路的设计.ppt
第7章 组合逻辑电路
7.3 利用无关最小项化简逻辑函数
如下图所示，是一个用于“四舍五入”的逻辑电路，输 入A,B,C,D按8421编码，即X=8A+4B+2C+D，要求当X≥5 时，输出F=1；否则F=0，求F的最简“与或”表达式。
A
X
B C
F
D
▪ 根据题意，列真值表。在真值表中的A,B,C,D的六种取值组合
（1010～1111）在本问题中是不可能出现的。
▪ 对于这六种取值，可以随意选择F的值为“1”还是为“0”，而
对该逻辑电路的实际功能无关紧要。
▪ 这六种取值组合所对应的最小项就称无关最小项。与它们对
应的F值记为“d” (don’t care)——d既可认为是“1”，也可 以认为是“0”，根据化简的需要而定。
ABJ
000 001 010 011 100 101 110 111
H J’
00 10 10 01 10 01 01 11
（3）化简： 由图可见： H的表达式已不能再进行化简 J’=BJ+AJ+AB
AB J
J1
A
2
4
7
B
AB J
J
A
6
3
7
5
B
（4）用“与非”门实现，画出逻辑图。
H
J’
ABJ ABJ ABJ ABJ B J A J A B
▪ 基本步骤：
(1) 根据逻辑功能列真值表；
(2) 由真值表写出逻辑函数的最小项表达式。
(3) 化简，并根据可能提供的门电路类型，将表达式化成 所需要的表达式；
(4) 画出逻辑电路图。
1. 全加器（Full Adder）的设计
7.3 利用无关最小项化简逻辑函数
如下图所示，是一个用于“四舍五入”的逻辑电路，输 入A,B,C,D按8421编码，即X=8A+4B+2C+D，要求当X≥5 时，输出F=1；否则F=0，求F的最简“与或”表达式。
A
X
B C
F
D
▪ 根据题意，列真值表。在真值表中的A,B,C,D的六种取值组合
（1010～1111）在本问题中是不可能出现的。
▪ 对于这六种取值，可以随意选择F的值为“1”还是为“0”，而
对该逻辑电路的实际功能无关紧要。
▪ 这六种取值组合所对应的最小项就称无关最小项。与它们对
应的F值记为“d” (don’t care)——d既可认为是“1”，也可 以认为是“0”，根据化简的需要而定。
ABJ
000 001 010 011 100 101 110 111
H J’
00 10 10 01 10 01 01 11
（3）化简： 由图可见： H的表达式已不能再进行化简 J’=BJ+AJ+AB
AB J
J1
A
2
4
7
B
AB J
J
A
6
3
7
5
B
（4）用“与非”门实现，画出逻辑图。
H
J’
ABJ ABJ ABJ ABJ B J A J A B
▪ 基本步骤：
(1) 根据逻辑功能列真值表；
(2) 由真值表写出逻辑函数的最小项表达式。
(3) 化简，并根据可能提供的门电路类型，将表达式化成 所需要的表达式；
(4) 画出逻辑电路图。
1. 全加器（Full Adder）的设计
数字电子技术基础组合逻辑电路ppt课件
通常数据分配器有一根输入线，n根地址控制线，2n根数据输出线，因此根据输出线的个数也称为2n路数据分配器
用74LS138译码器实现的数据分配器
译码器的三个输入端A2 、A1 、A0作为选择通道用的地址信号输入，八个输出端作为数据输出通道，三个控制端接法如下：
74HC4511引脚图
74HC4511是常用的CMOS七段显示译码器， A3、A2、 A1、A0为输入端，输入8421BCD码，a～g为七段输出，输出高电平有效，可用来驱动共阴极LED数码管。
为测试输入端，低电平有效，当
时a～g输出全为1，用于检查译码器和LED
数码管是否能正常工作。
数据时，可强制将不需要显示的位消去。如四位数码管，某时刻只需显示最低的两位数据，则可以让最高两位数据的
例2
用74LS138实现逻辑函数
。
解：
将函数表达式写成最小项之和
将输入变量A、B、C分别接入输入端，注意高位和低位的接法，使能端接有效电平，由于74LS138输出为反码输出，需要再将F变换一下：
逻辑电路图
注意：使用中规模集成译码器实现逻辑函数时，译码器的输入端个数要和逻辑函数变量的个数相同，并且需要将逻辑函数化成最小项表达式。
3.2.2 组合逻辑电路的设计方法
根据给定的逻辑功能要求，设计出能实现这 个功能要求的逻辑电路。
实现的电路要最简，即所用器件品种最少、数量最少、连线最少。
要求：
（1）根据设计要求确定输入输出变量并逻辑赋 写出真值表。
（2）由真值表写出逻辑函数表达式并化简或转换。
（3）选用合适的器件画出逻辑图。
2．二-十进制译码器
常用的有8421BCD码集成译码器74HC42，
组合逻辑电路—加法器(电子技术课件)
例. 用74283构成将8421BCD码转换为余3码的码制转换电路 。
8421码
0000 0001 0010
+0011 +0011 +0011
余3码
0011 0100 0101
8421码输入 0011
A3 A2 A1 A0 B3 B2 B1 B0
CCO
O
S3
74283 S2 S1 S0
C–1 0
余3码输出
A B Ci Co AB + ABCi + ABCi
AB + (A B)Ci
A
A B A B Ci S
B
AB CO
CO ( A B)Ci
Ci
≥1 Co
A S B Ci C I C O CO
任务一：加法器
加法器的应用
全加器真值表
AB C SC 0 0 00 0 0 0 11 0 0 1 01 0 0 1 101 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1
➢ 不考虑低位进位，将两个1位二进制数A、B相加的器件。
• 半加器的真值表 • 逻辑表达式
S AB+ AB C = AB
如用与非门实现最少要几个门?
A
半加器的真值表
=1
S
A
B
BA
B
S
C
0000
1010
& C=AB
0110
1101
• 逻辑图
任务一：加法器
（2） 全加器（Full Adder）
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出
余 3 码输出
A3 B3 A2 B2 A1 B1 A0 B0
组合逻辑电路介绍课件
高设计效率
数字电子技术的发展趋势
集成化：芯片集成度越来越高，功 能越来越强大
智能化：人工智能、机器学习等技术 的应用，使数字电子技术更加智能化
网络化：物联网、5G等网络技术的 发展，使数字电子技术更加网络化
绿色化：节能、环保、低功耗等技术 的发展，使数字电子技术更加绿色化
组合逻辑电路的未来应用
集成电路的 发展：随着 集成电路技 术的进步， 组合逻辑电 路的应用将 更加广泛。
1 的组合逻辑电路， 用于实现两个二进 制数相加的操作。
2 加法器的输入是两 个二进制数，输出 是相加的结果。
加法器可以分为半加 器和全加器，半加器
3 只能实现两个一位二 进制数相加，全加器 可以实现两个多位二 进制数相加。
4 加法器在计算机、 电子设备等领域有 着广泛的应用。
编码器
编码器是一种将输入信号转换 01 为二进制代码的组合逻辑电路。
功能实现：通过组 合逻辑电路可以实 现各种逻辑功能
电路类型：包括组 合逻辑电路和时序 逻辑电路，组合逻 辑电路只处理当前 输入信号，不涉及 时序问题。
组合逻辑电路的应用
数字电路：用于 实现各种数字逻 辑功能，如加法 器、乘法器等。
计算机：用于实 现计算机的算术
逻辑单元 （ALU）、控制
器等。
通信系统：用于 实现信号的编码、 解码、调制、解
物联网技术 的应用：组 合逻辑电路 将在物联网 设备中发挥 重要作用， 实现设备的 智能化和网 络化。
人工智能技 术的应用： 组合逻辑电 路将在人工 智能领域发 挥重要作用， 实现机器的 智能化和自 主化。
生物技术的 应用：组合 逻辑电路将 在生物技术 领域发挥重 要作用，实 现生物技术 的智能化和 自动化。
数字电子技术的发展趋势
集成化：芯片集成度越来越高，功 能越来越强大
智能化：人工智能、机器学习等技术 的应用，使数字电子技术更加智能化
网络化：物联网、5G等网络技术的 发展，使数字电子技术更加网络化
绿色化：节能、环保、低功耗等技术 的发展，使数字电子技术更加绿色化
组合逻辑电路的未来应用
集成电路的 发展：随着 集成电路技 术的进步， 组合逻辑电 路的应用将 更加广泛。
1 的组合逻辑电路， 用于实现两个二进 制数相加的操作。
2 加法器的输入是两 个二进制数，输出 是相加的结果。
加法器可以分为半加 器和全加器，半加器
3 只能实现两个一位二 进制数相加，全加器 可以实现两个多位二 进制数相加。
4 加法器在计算机、 电子设备等领域有 着广泛的应用。
编码器
编码器是一种将输入信号转换 01 为二进制代码的组合逻辑电路。
功能实现：通过组 合逻辑电路可以实 现各种逻辑功能
电路类型：包括组 合逻辑电路和时序 逻辑电路，组合逻 辑电路只处理当前 输入信号，不涉及 时序问题。
组合逻辑电路的应用
数字电路：用于 实现各种数字逻 辑功能，如加法 器、乘法器等。
计算机：用于实 现计算机的算术
逻辑单元 （ALU）、控制
器等。
通信系统：用于 实现信号的编码、 解码、调制、解
物联网技术 的应用：组 合逻辑电路 将在物联网 设备中发挥 重要作用， 实现设备的 智能化和网 络化。
人工智能技 术的应用： 组合逻辑电 路将在人工 智能领域发 挥重要作用， 实现机器的 智能化和自 主化。
生物技术的 应用：组合 逻辑电路将 在生物技术 领域发挥重 要作用，实 现生物技术 的智能化和 自动化。
《组合逻辑电路》PPT课件_OK
逻辑代数所表示的是逻辑关系，而不是数 量关系。这是它与普通代数的本质区别。
2021/7/27
25
逻辑代数运算法则
1. 常量与变量的关系
自等律 A 0 A A1 A 0-1律 A 1 1 A 0 0 重叠律 A A A A A A
还原律 A A
互补律 A A 1 A A 0
2. 逻辑代数的基本运算法则
00 11 01 11 01 11 01 11
输入A、B、C有一个为“1”，输出 Y 为“1”。
输入A、B、C全为低电平“0”，输出 Y 为“0”。
2021/7/27
13
逻辑表达式： Y=A+B+C
3. 逻辑关系：“或”逻辑
即：有“1”出
“1”，
逻辑符全号“：0”出“0”
A B C
>1
Y
“或” 门逻辑状态表
X2
组合逻辑电路
Y1
Y2
输出
...
Xn
Yn
组合逻辑电路框图
2021/7/27
29
组合逻辑电路的分析
已知逻辑电路 确定 逻辑功能 分析步骤：
(1) 由逻辑图写出输出端的逻辑表达式 (2) 运用逻辑代数化简或变换 (3) 列逻辑状态表即真值表 (4) 分析逻辑功能
2021/7/27
30
例 1：分析下图的逻辑功能
0 0 10
A B C
>1
Y
01 01 10
00 10 00
“或非”门
1 0 10 1 1 00
逻辑表达式： Y=A+B+C 1 1 1 0
有“1”出“0”，全“0”
出“1”
2021/7/27
2021/7/27
25
逻辑代数运算法则
1. 常量与变量的关系
自等律 A 0 A A1 A 0-1律 A 1 1 A 0 0 重叠律 A A A A A A
还原律 A A
互补律 A A 1 A A 0
2. 逻辑代数的基本运算法则
00 11 01 11 01 11 01 11
输入A、B、C有一个为“1”，输出 Y 为“1”。
输入A、B、C全为低电平“0”，输出 Y 为“0”。
2021/7/27
13
逻辑表达式： Y=A+B+C
3. 逻辑关系：“或”逻辑
即：有“1”出
“1”，
逻辑符全号“：0”出“0”
A B C
>1
Y
“或” 门逻辑状态表
X2
组合逻辑电路
Y1
Y2
输出
...
Xn
Yn
组合逻辑电路框图
2021/7/27
29
组合逻辑电路的分析
已知逻辑电路 确定 逻辑功能 分析步骤：
(1) 由逻辑图写出输出端的逻辑表达式 (2) 运用逻辑代数化简或变换 (3) 列逻辑状态表即真值表 (4) 分析逻辑功能
2021/7/27
30
例 1：分析下图的逻辑功能
0 0 10
A B C
>1
Y
01 01 10
00 10 00
“或非”门
1 0 10 1 1 00
逻辑表达式： Y=A+B+C 1 1 1 0
有“1”出“0”，全“0”
出“1”
2021/7/27
组合逻辑电路—数据选择器(电子技术课件)
DDDDDSSDDSD0120241356774H(IC) 1YY51
&Y
E
S2 S1 S0
74LS151功能框图
任务五：数据选择器
1个使能输入端 8 路数据输入端
3 个地址输 入端
E D0
D1
D2
D3 D4
D5
D6
D7
S0 1
1
S1 1
1
S2 1
1
&
& &
&
2个互补输 出端
&
≥≥
Y
&
1 11 Y
&
& &
&
74LS151的逻辑图
任务五：数据选择器
3、74LS151的功能表
任务五：数据选择器
1、数据选择器的定义与功能
数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单 刀多掷开关，又称“多路开关” 。
数据选择的功能：在通道选择信号 的作用下，将多个通道的数据分时 传送到公共的数据通道上去的。
I0 I1
I 2n1
数据输出 通道选择
信号
任务五：数据选择器
0
1
0
0
1
1
Y S1 S0 I0 S1S0 I1 S1 S0 I2 S1S0 I3 Y I0m0 I0 I1 I2 I3
任务五：数据选择器
2、集成电路数据选择器
8选1数据选择器74HC151
D7
D6
D5
D4
Y
D3
74HC151
D2
Y
D1
D0
任务五：数据选择器
5、 数据选择器的扩展位的扩展
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×1 × ××1 0 ×× 100 100 100 100 100 100 100 100
A2 A1 A0
××× ××× ××× 000 001 010 011 100 101 110 111
输出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
11111111 11111111 11111111 01111111 10111111 11011111 11101111 11110111 11111011 11111101 11111110
【例7-1】 分析如图7-3所示逻辑电路的功能。
解：
图7-3 逻辑电路
1.根据电路写出逻辑表达式 。
2.列出真值表见表7-1。
表7-1
真值表
A
B
C
L1
L2
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
3.逻辑功能分析
从真值表可以看到，L1为A、B、C三个数相加的和，L2 为进位。所以此电路实现了考虑低位进位的一位二进制数的 加法功能，这种电路被称为全加器。
解： 1.逻辑问题分析
设三人的意见为变量A、B、C，表决结果为函数L。对 变量及函数进行如下状态赋值：对于变量A、B、C，设同意 为逻辑1，不同意为逻辑0。对于函数L，设事情通过为逻辑1， 没通过为逻辑0。 2.列出真值表，如表7-2所示。 3.由真值表写出逻辑表达式并化简：
L A B C A B C A B C A B C A B B C A C
0 × × ×× 0 1 11
0×××0 1 1 11
0××0 1 1 1 11
0×0 1 1 1 1 11
11110 00001 00101 01001 01101 10001 10101 11001
其逻辑电路图如图7-12所示。
图7-12 74148优先编码器逻辑电路图
3．编码器的扩展
图7-13 串行扩展实现的16线-4线优先编码器
110
0
0 0A20 I04 I50I60I7 1
0
111
A1 I2 I3I6 I7
A0 I1I3I5 I7
00 0 0 00 0
1
用门电路实现逻辑电路如图7-10所示。
图7-10 3位二进制编码器
2．优先编码器 普通编码器在任一时刻，只允许在一个输入端加入有效
电平，当有两个以上输入端加入有效电平时，编码器的输出 状态将是混乱的。优先编码器允许同时输入两个以上的编码 信号，给所有的输入信号规定了优先顺序，当多个输入信号 同时出现时，只对其中优先级最高的一个进行编码。
图7-11 74148的引脚图
表7-4
74148优先编码器真值表
输入
输出
EI I0 I1 I2 I3 I4 I5 I6 I7
1 × ××× × × ××
A2 A1 A0 GS EO 11111
01 111 1 1 11
0 × × ×× × ××0
0 × × ×× × × 01
0 × × ×× × 0 11
0冒险 （b）
图7-9 竞争冒险
7.3.2 消除竞争冒险的方法
当组合逻辑电路存在冒险现象时，可以从两方面入手来 消除。
1．修改硬件电路 （1）接入输出滤波电容
由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可 能产生冒险的门电路输出端并接一个滤波电容（一般为4～ 20pF），利用电容两端的电压不能突变的特性，使输出波 形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象 的作用。
7.1 组合逻辑电路的分析 7.1.1 组合逻辑电路功能的描述
组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电 路的逻辑功能 。
组合逻辑电路的输出仅取决于该时刻输入信号状态的组合， 而与电路原来的状态无关，其输入输出框图如图7-1所示。
图7-1 组合逻辑电路输入输出框图
组合逻辑电路的分析步骤如图7-2所示。
这种方法简单易行，但会破坏输出波形，且会引入附加 延时。
（2）增加选通信号
在电路中增加一个选通脉冲，接到可能产生冒险的门电 路的输入端。当输入信号转换完成，进入稳态后，才引入选 通脉冲，将门打开。这样，输出就不会出现冒险脉冲。
注意以下问题：
• 如输出门为与门、与非门，则选通脉冲要用正脉冲；如输出 门为或门、或非门，则选通脉冲要用负脉冲。
组合逻辑 电路
化简
变换
逻辑表达式
最简表达式
真值表
图7-2 组合逻辑电路分析步骤
逻辑功能
上述分析步骤是通用的，而实际在分析中可能有所不同。 如有些组合逻辑电路，化简或变换后的逻辑表达式非常简单， 能够直接看出其所实现的逻辑功能；若化简或变换后的逻辑 表达式仍然比较复杂，特别是有多个输出时，则需要通过真 值表进行逻辑功能的分析、判断 。
7.4.2 译码器
译码是编码的逆过程，其逻辑功能是将每一组代码的含 义“翻译”出来，即将每一组代码译为一个特定的输出信号， 表示它原来所代表的信息。能完成译码功能的逻辑电路称为 译码器。
1．二进制译码器 （1）译码器原理
假设译码器有n个输入信号和N个输出信号，如果N=2n， 就称为全译码器，常见的全译码器有2线-4线译码器、3线-8 线译码器、4线-16线译码器等。如果N＜2n，称为部分译码 器，如二-十进制译码器（也称作4线-10线译码器）等。。
• 对给出的逻辑设计问题，进行逻辑抽象，即从逻辑的角度来描 述设计问题的因果关系，再根据因果关系确定输入变量和输出 变量，依据变量的状态进行逻辑赋值，确定哪种状态用逻辑“0” 表示，哪种状态用逻辑“1”表示。
•
•
• 用SSI逻辑门实现组合逻辑设计时，化简逻辑函数表达式， 得到最简的逻辑函数表达式；用MSI集成组件实现组合逻辑 设计时，应该把逻辑函数表达式变换成与所用器件的逻辑函 数式相同或类似的适当形式。
2．产生竞争冒险的原因
（a）逻辑图 图7-7 产生1冒险
（b）波形图
（a）逻辑图
图7-8 产生0冒险
（b）波形图
2．冒险现象的识别
可采用代数法来判断一个组合电路是否存在冒险，方法 为：
写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特 定值（0或1）时，如果表达式能转换为： L AA ，则存 在1冒险；如果 L A A ，则存在0冒险。 【例7-3】 分析逻辑表达式的竞争冒险。
表7-2
A
B
C
L
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
真值表
4.画出逻辑电路如图7-5所示。 如果要求用与非门实现该逻辑电路，就应将表达式进行
一定变换：
L A B B C A C A B B C A C A B B C A C
则相应逻辑电路如图7-6所示。
Y3 EI AB
Y2 EI AB
可用门电路实现2线-4线译码器，逻辑图如图7-14所示。
图7-14 2线-4线译码器逻辑图
（2）集成译码器-二进制译码器74138
图7-15 74138引脚图
图7-16 74138集成译码器逻辑图
表7-6 3线-8线译码器74138的功能表
输入
G1 G2A G2B
解：
若输入变量A=B=l，则有 L C C 。因此，该电路存
在0冒险。下面画出A=B=l时L的波形。在稳态下，无论C取 何值，L恒为l，但当C变化时，由于信号的各传输路径的延 时不同，将会出现如图7-9所示的负向窄脉冲，即0冒险。
BC ≥1 L=AC+BC
AC
A=1 B=1
C C
BC AC
L
tpd
第7章 组合逻辑电路
本章学习要求
掌握组合逻辑电路的分析方法； 掌握组合逻辑电路的简单设计方法； 掌握编码器、译码器的功能及应用。
本章大纲
• 7.1 组合逻辑电路的分析 • 7.2 组合逻辑电路的设计方法 • 7.3 组合逻辑电路的竞争冒险 • 7.4 编码器与译码器 • 7.5 实验 组合逻辑电路功能测试 • 7.6 实训1 三变量组合逻辑电路设计 • 7.7 实训2 译码显示电路设计 • 7.8 本章小结 • 7.9 习题
• 按最简或适当形式的逻辑函数表达式画出逻辑电路图。
• 判别和消除竞争冒险现象。
• 组合逻辑电路的设计步骤如图7-4所示。
逻辑 问题
逻辑真 值表
逻辑函 数式
用SSI 选定器 件类型
用MSI
化简 函数式
变换 函数式
逻辑 电路图
逻辑 电路图
图7-4 组合逻辑电路的设计步骤
【例7-2】 设计一个三人表决电路，结果按“少数服从多数” 的原则决定。
表7-3
编码器功能真值表
输入
输出
I0 I1 I2 I3 I4 I5 I6 I7
A2 A1 A0
10 0 0
0
00 1 0 00 0
000
0
001
00 0 1 00 0
010
0
011
00 0 0 10 0
100
由真值表写0 出各输出的逻1 辑0 表1 达式为：
00 0 0 01 0
A2 A1 A0
××× ××× ××× 000 001 010 011 100 101 110 111
输出
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
11111111 11111111 11111111 01111111 10111111 11011111 11101111 11110111 11111011 11111101 11111110
【例7-1】 分析如图7-3所示逻辑电路的功能。
解：
图7-3 逻辑电路
1.根据电路写出逻辑表达式 。
2.列出真值表见表7-1。
表7-1
真值表
A
B
C
L1
L2
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
3.逻辑功能分析
从真值表可以看到，L1为A、B、C三个数相加的和，L2 为进位。所以此电路实现了考虑低位进位的一位二进制数的 加法功能，这种电路被称为全加器。
解： 1.逻辑问题分析
设三人的意见为变量A、B、C，表决结果为函数L。对 变量及函数进行如下状态赋值：对于变量A、B、C，设同意 为逻辑1，不同意为逻辑0。对于函数L，设事情通过为逻辑1， 没通过为逻辑0。 2.列出真值表，如表7-2所示。 3.由真值表写出逻辑表达式并化简：
L A B C A B C A B C A B C A B B C A C
0 × × ×× 0 1 11
0×××0 1 1 11
0××0 1 1 1 11
0×0 1 1 1 1 11
11110 00001 00101 01001 01101 10001 10101 11001
其逻辑电路图如图7-12所示。
图7-12 74148优先编码器逻辑电路图
3．编码器的扩展
图7-13 串行扩展实现的16线-4线优先编码器
110
0
0 0A20 I04 I50I60I7 1
0
111
A1 I2 I3I6 I7
A0 I1I3I5 I7
00 0 0 00 0
1
用门电路实现逻辑电路如图7-10所示。
图7-10 3位二进制编码器
2．优先编码器 普通编码器在任一时刻，只允许在一个输入端加入有效
电平，当有两个以上输入端加入有效电平时，编码器的输出 状态将是混乱的。优先编码器允许同时输入两个以上的编码 信号，给所有的输入信号规定了优先顺序，当多个输入信号 同时出现时，只对其中优先级最高的一个进行编码。
图7-11 74148的引脚图
表7-4
74148优先编码器真值表
输入
输出
EI I0 I1 I2 I3 I4 I5 I6 I7
1 × ××× × × ××
A2 A1 A0 GS EO 11111
01 111 1 1 11
0 × × ×× × ××0
0 × × ×× × × 01
0 × × ×× × 0 11
0冒险 （b）
图7-9 竞争冒险
7.3.2 消除竞争冒险的方法
当组合逻辑电路存在冒险现象时，可以从两方面入手来 消除。
1．修改硬件电路 （1）接入输出滤波电容
由于竞争冒险产生的干扰脉冲的宽度一般都很窄，在可 能产生冒险的门电路输出端并接一个滤波电容（一般为4～ 20pF），利用电容两端的电压不能突变的特性，使输出波 形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象 的作用。
7.1 组合逻辑电路的分析 7.1.1 组合逻辑电路功能的描述
组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电 路的逻辑功能 。
组合逻辑电路的输出仅取决于该时刻输入信号状态的组合， 而与电路原来的状态无关，其输入输出框图如图7-1所示。
图7-1 组合逻辑电路输入输出框图
组合逻辑电路的分析步骤如图7-2所示。
这种方法简单易行，但会破坏输出波形，且会引入附加 延时。
（2）增加选通信号
在电路中增加一个选通脉冲，接到可能产生冒险的门电 路的输入端。当输入信号转换完成，进入稳态后，才引入选 通脉冲，将门打开。这样，输出就不会出现冒险脉冲。
注意以下问题：
• 如输出门为与门、与非门，则选通脉冲要用正脉冲；如输出 门为或门、或非门，则选通脉冲要用负脉冲。
组合逻辑 电路
化简
变换
逻辑表达式
最简表达式
真值表
图7-2 组合逻辑电路分析步骤
逻辑功能
上述分析步骤是通用的，而实际在分析中可能有所不同。 如有些组合逻辑电路，化简或变换后的逻辑表达式非常简单， 能够直接看出其所实现的逻辑功能；若化简或变换后的逻辑 表达式仍然比较复杂，特别是有多个输出时，则需要通过真 值表进行逻辑功能的分析、判断 。
7.4.2 译码器
译码是编码的逆过程，其逻辑功能是将每一组代码的含 义“翻译”出来，即将每一组代码译为一个特定的输出信号， 表示它原来所代表的信息。能完成译码功能的逻辑电路称为 译码器。
1．二进制译码器 （1）译码器原理
假设译码器有n个输入信号和N个输出信号，如果N=2n， 就称为全译码器，常见的全译码器有2线-4线译码器、3线-8 线译码器、4线-16线译码器等。如果N＜2n，称为部分译码 器，如二-十进制译码器（也称作4线-10线译码器）等。。
• 对给出的逻辑设计问题，进行逻辑抽象，即从逻辑的角度来描 述设计问题的因果关系，再根据因果关系确定输入变量和输出 变量，依据变量的状态进行逻辑赋值，确定哪种状态用逻辑“0” 表示，哪种状态用逻辑“1”表示。
•
•
• 用SSI逻辑门实现组合逻辑设计时，化简逻辑函数表达式， 得到最简的逻辑函数表达式；用MSI集成组件实现组合逻辑 设计时，应该把逻辑函数表达式变换成与所用器件的逻辑函 数式相同或类似的适当形式。
2．产生竞争冒险的原因
（a）逻辑图 图7-7 产生1冒险
（b）波形图
（a）逻辑图
图7-8 产生0冒险
（b）波形图
2．冒险现象的识别
可采用代数法来判断一个组合电路是否存在冒险，方法 为：
写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特 定值（0或1）时，如果表达式能转换为： L AA ，则存 在1冒险；如果 L A A ，则存在0冒险。 【例7-3】 分析逻辑表达式的竞争冒险。
表7-2
A
B
C
L
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
真值表
4.画出逻辑电路如图7-5所示。 如果要求用与非门实现该逻辑电路，就应将表达式进行
一定变换：
L A B B C A C A B B C A C A B B C A C
则相应逻辑电路如图7-6所示。
Y3 EI AB
Y2 EI AB
可用门电路实现2线-4线译码器，逻辑图如图7-14所示。
图7-14 2线-4线译码器逻辑图
（2）集成译码器-二进制译码器74138
图7-15 74138引脚图
图7-16 74138集成译码器逻辑图
表7-6 3线-8线译码器74138的功能表
输入
G1 G2A G2B
解：
若输入变量A=B=l，则有 L C C 。因此，该电路存
在0冒险。下面画出A=B=l时L的波形。在稳态下，无论C取 何值，L恒为l，但当C变化时，由于信号的各传输路径的延 时不同，将会出现如图7-9所示的负向窄脉冲，即0冒险。
BC ≥1 L=AC+BC
AC
A=1 B=1
C C
BC AC
L
tpd
第7章 组合逻辑电路
本章学习要求
掌握组合逻辑电路的分析方法； 掌握组合逻辑电路的简单设计方法； 掌握编码器、译码器的功能及应用。
本章大纲
• 7.1 组合逻辑电路的分析 • 7.2 组合逻辑电路的设计方法 • 7.3 组合逻辑电路的竞争冒险 • 7.4 编码器与译码器 • 7.5 实验 组合逻辑电路功能测试 • 7.6 实训1 三变量组合逻辑电路设计 • 7.7 实训2 译码显示电路设计 • 7.8 本章小结 • 7.9 习题
• 按最简或适当形式的逻辑函数表达式画出逻辑电路图。
• 判别和消除竞争冒险现象。
• 组合逻辑电路的设计步骤如图7-4所示。
逻辑 问题
逻辑真 值表
逻辑函 数式
用SSI 选定器 件类型
用MSI
化简 函数式
变换 函数式
逻辑 电路图
逻辑 电路图
图7-4 组合逻辑电路的设计步骤
【例7-2】 设计一个三人表决电路，结果按“少数服从多数” 的原则决定。
表7-3
编码器功能真值表
输入
输出
I0 I1 I2 I3 I4 I5 I6 I7
A2 A1 A0
10 0 0
0
00 1 0 00 0
000
0
001
00 0 1 00 0
010
0
011
00 0 0 10 0
100
由真值表写0 出各输出的逻1 辑0 表1 达式为：
00 0 0 01 0