一种用于高速锁相环的零死区鉴频鉴相器
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（清华大学电子工程系微波与数字通信国家重点试验室）屈 强 曾 烈 光
ＱＵ ＱＩＡＮＧ ＺＥＮＧ ＬＩＥＧＵＡＮＧ
摘要：本 文 探 讨 鉴 频 鉴 相 器 （ ＰＦＤ） 设 计 中 死 区 的 产 生 原 因 和 消 除 方 法 。设 计 了 一 种 用 于 高 速 锁 相 环 的 零 死 区 ＰＦＤ。这 种 ＰＦＤ
技 ｔｈｅｒ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ ｏｒ ｓｐｅｅｄ ｐｅｒｆｏｒｍａｎｃｅ． Ｔｈｅ ＰＦＤ ｉｓ ａｄａｐｔｅｄ ｔｏ ｔｈｅ ｃｉｒｃｕｉｔｓ ｈａｖｉｎｇ ｓｔｒｉｃｔ ｄｅｍａｎｄ ｉｎ ｊｉｔｔｅｒ ｐｅｒｆｏｒｍａｎｃｅ， ｓｕｃｈ ａｓ
ｈｉｇｈ ｓｐｅｅｄ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ， ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ ｓｏ ｏｎ．
技 Ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒｓ ｆｏｒ ｆａｓｔ ｆｒｅｑｕｅｎｃｙ ａｃｑｕｉｓｉｔｉｏｎ ｉｎ ｚｅｒｏ－
２ 基本脉冲 ＰＦＤ 的设计
ＰＦＤ 设计主要关注 三个方面的 内容， 包括较 高的 工作速度， 死区问题和增益。影响 ＰＦＤ 工作速度的一 个重要因素是 ＰＦＤ 内部是否有反馈回路。反馈回路带 来的延迟会使 ＰＦＤ 的鉴相范围下降。设鉴相范围的减 小值为 Δ＝２πｔｆｅｅｄｂａｃｋ／ＴＣＫｒｅｆ， 其 中 ｔｆｅｅｄｂａｃｋ 是 反 馈 回 路 的 传 输 时延， ＴＣＫｒｅｆ 是参考时钟的周期。ＰＦＤ 的性能将随着 ２π－ Δ的下降而恶化， 直到 ２π－ Δ＜π时， ＰＦＤ 将失去鉴频功 能而成为单纯 的鉴相器。显 然， 在 ｔｆｅｅｄｂａｃｋ 不 变 的 情 况 下， 提高工作频率 ＴＣＫｒｅｆ 将使 ＰＦＤ 能够的正常工作范围 ２π－ Δ下降。因此具有反馈回路的 ＰＦＤ 在工作速度上 必将受到限制。
供 电 时 工 作 频 率 达 到 １．８１ＧＨｚ。 分 别 比 ｄｅｃ－ ＰＦＤ 和 ｄｄ－ ＰＦＤ 高 ２０％和 ３１％。
４ 结论
设计了一种适用于高速低抖动锁相环的鉴频鉴相器， 它具有结构对称、无反馈回路、死区为零的特性 ， 因此 在 高 可 靠 性 自 动 控 制 、高 速 串 行 通 信 ， 以 及 其 他 对 抖 动性能有特殊要求的高速收发装置中具有很好的应 用前景。
锁定时静态电 流的持续时 间为 ５％。这比文 献 ４ 中提 出的 ｎｃ－ ＰＦＤ 节省了 ４５％的 静态功耗。相 对于有严格 抖动性能要求的高速电路， 如此小的功耗代价是完 全值得的。
３ 仿真结果
图（ ４） 是用 ０．６ｕｍ 工艺进 行 ＳＰＩＣＥ 仿真得到 的 输 出结果。图（ ４） ａ 是相差为零的情况， Ｕｐ 和 Ｄｏｗｎ 的值 相同， 为 一 基 本 脉 冲 ， 脉 冲 幅 度 为 晶 体 管 开 关 电 压 Ｖｔ （ ０．８Ｖ） ， 使电荷泵处于刚刚启动的状态。电荷泵中存在 静态电流。图（４）ｂ 是 ＥＸＴ 滞后 ５０ｐｓ 的情况， Ｕｐ 仍然保
《 Ｐ ＬＣ 技术应用 ２００ 例》
邮局订阅号： ８２－９４６ ３６０ 元 ／ 年 －２３５－
电子设计
中 文 核 心 期 刊《 微 计 算 机 信 息 》（ 嵌 入 式 与 ＳＯＣ）２００６ 年 第 ２２ 卷 第 １２－２ 期
死区则是另一个需要解决的问题。所谓死区， 是 指在环路锁定时， 在 ＰＦＤ 的输入信号 Ｅｘｔ 和 Ｉｎｔ 之间 的相位差接近零的区域， ＰＦＤ 的增 益为零， 这个 相位 差区域的最大值被称为 ＰＦＤ 的死区。死区的存从根本 上限制了 ＰＦＤ 鉴相精度的提高。在死区内， ＰＦＤ 停止 工作， 此时锁相环不发生作用。在这个区域内 ＶＣＯ 输 出信号的相位是自由漂移的。大的死区意味着环路输 出信号会出现大的抖动。死区产生的根本原因是鉴频 鉴相器不能产生脉宽为无穷小的脉冲信号。通常鉴相 器输出的脉冲宽度与两个输入信号之间的相差大小
采用无反馈回路结构， 在保证死区为零的前提下， 兼顾功耗和速度性能。尤其适用于基于锁相环的高速时钟和数据恢复电
路 （ ＣＤＲ） 、高 速 频 率 合 成 器 等 对 速 度 和 抖 动 性 能 有 很 高 要 求 的 电 路 。
关键词：锁相环；鉴频鉴相器；死区；抖动
中 图 分 类 号 ： Ｔ Ｎ７
文献标识码：Ａ
图 ５ 几种 ＰＦＤ 在相差为零附近的相位灵敏度
图 ６ 几种 ＰＦＤ 的最高工作频率
从 图 ５ 中 可 以 看 到 ｄｄ－ ＰＦＤ 和 ｄｅｃ－ ＰＦＤ 存 在 死 区， 在零相差 附近其相位 灵敏度保持 为零。当相差 落 在这个区间， 环路对信号将不起任何作用而任其在 这个区间漂移， 此时输出信号表现出的相位噪声称 为抖动。显然 无死区的 ＰＦＤ 能 够使 ＰＬＬ 具 有 更 好 抖 动抑制特性。
图 ３ 是基本脉冲鉴频鉴相器的电路原理图。采用 了完全对称的无反馈回路的结构以提高其速度性能。 延迟单元 的作用就是 使 ＰＦＤ 在 锁 定 （ 相 差 为 零 ） 的 时 候， 能够产生一定大小的脉冲， 即基本脉冲。设延迟时
图 ４ ｂｐ－ ＰＦＤ 工作波形，Ｖｄｄ＝５Ｖ 在功耗上， 由于基本脉冲的脉宽远小于工作时 钟的 周期。在锁定 时， 电荷泵中 静态电流的 持续时间 很短。取基本脉 冲脉宽为时 钟周期的二 十分之一， 则
本文作者的创新点是采用无反馈回路的结构， 结 合可控的延迟单元， 设计出具有零死区特性的高速鉴 频鉴相器。克服了带反馈结构鉴频鉴相器速度受固定 反馈延迟限制的缺点。 参考文献： ［１］姚嘉，刘刚，房建成．控制力矩陀螺用高速高精度无刷直流电机 控制系统［Ｊ］．微计算机信息，２００５，１５：３－ ５． ［２］ Ｋｕｎ－ Ｓｅｏｋ Ｌｅｅ； Ｂｙｅｏｎｇ－ Ｈａ Ｐａｒｋ； Ｈａｎ－ ｉｌ Ｌｅｅ； Ｍｉｎ Ｊｏｎｇ Ｙｏｈ，
间为△ｔ， 则基本脉冲的脉宽即为△ｔ。其实现可以是传 输线延迟或晶体管级延迟。
图 ３ ｂｐ－ ＰＦＤ 原理图
（ａ）相 差 为 零 的 情 况
（ｂ）相 差 不 为 零 的 情 况 图 ２ 基本脉冲 ＰＦＤ 工作波形示意图
这 样 ， ＰＦＤ 的 输 出 信 号 的 脉 宽 将 始 终 大 于 基 本 脉冲的脉宽的， 从而克服不能产生无穷小脉宽脉冲 的困难。实际上这种方法是把产生无穷小信号的矛 盾转移到了电荷泵身上， 而电荷泵通过电流源产生 微小充电电量是能够实现的。理论上这种鉴相器反 映的相位差可以对应到一个电荷的电量。这种方法 能很好地消除死区。
技 器（ ｂｐ－ ＰＦＤ） 。图 ２ 是其工作原理波形示意。图 ２（ ａ） 是 相 差 为 零 的 情 况 ， 此 时 环 路 锁 定 。ＰＦＤ 的 输 出 信 号
术 Ｄｏｗｎ 的放电 脉冲和 Ｕｐ 的 充 电 脉 冲 同 为 一 固 定 宽 度
的脉冲， 称之为基本脉冲。当输入信号间出现相位差
创 时， 则根据这个相差的大小在基本脉冲上叠加相应的 新 脉冲宽度， 图 ２（ ｂ） 说明了这种情况。
您的论文得到两院院士关注 文章编号：１００８－ ０５７０（２００６）１２－ ２－ ０２３５－ ０３
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一种用于高速锁相环的零死区鉴频鉴相器
Ａ Ｐｈ ａ ｓ ｅ Ｆｒｅ ｑ ｕ ｅ ｎ ｃｙ Ｄｅ ｔｅ ｃｔｏ ｒ ｗ ｉｔｈ ｏ ｕ ｔ Ｄｅ ａ ｄ Ｚｏ ｎ ｅ ｆｏ ｒ Ｈｉｇ ｈ Ｓ ｐ ｅ ｅ ｄ ＰＬＬ
源自文库
Ｋｅｙ ｗｏｒ ｄｓ：ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ，ＰＦＤ，ｄｅａｄ ｚｏｎｅ，ｊｉｔｔｅｒ
术
１ 引言
锁相环（ ＰＬＬ） 广泛应用于通信系统、微处理器、自 动控制的 时钟数据恢复、频率合成、时钟同步等场合。 随着控制精度和数据传输速率的不断提高， 对 ＰＬＬ 的 要求也越来越高。比如， 在航天器姿态控制系统对稳速 精度要求高达 ０．１％。这对 ＰＬＬ 的工作速度和抖动性提 出了严格的要求。图 １ 是一个基于 ＰＬＬ 的频率合成器 中的典型构成。包括鉴频鉴相器（ ＰＦＤ） 、电荷泵（ ＣＰ） 、 环路滤波器（ ＬＦ） 、压控振荡器（ ＶＣＯ） 和分频器（ ＦＤ） 。
成一定的比例， 当输入信号相差非常小以至于鉴相器 不能产生与之对应的微小脉冲的时候， 鉴相器就会停 止工作， 此时整个环路进入锁定状态， 但事实上相位 差仍然存在。
基于上面的分析， 为了使 ＰＦＤ 能够达到更高的工 作速度同时具有更好的鉴相性能， 我们设计了一种基 于基本脉冲的无反馈式 ＰＦＤ， 称为 基本脉冲鉴 频鉴相
－２３６－ ３６０元 ／ 年 邮局订阅号： ８２－９４６
《 现场总线技术应用 ２００ 例》
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持基本脉冲的状态， 而 Ｄｏｗｎ 的幅度则上升到 １．８Ｖ。此 时， 滤波电容将会通过电荷泵放电， ＶＣＯ 控制电压下 降， 从而改变 ＩＮＴ 的相位。
图 ５ 是 用 ０．６ｕｍ 工 艺 进 行 ＳＰＩＣＥ 仿 真 得 到 的 三 种 ＰＦＤ 在相差为零附近的相位灵敏度比较。相位灵敏 度是环路滤波器输出的控制电压与标准电压值的变 化量与输入信号相差之间的比值。标准电压值为供电 电压取值区间的中值。此处 Ｖｄｄ＝５Ｖ， ｆ＝２００ＭＨｚ。
屈强：硕士研究生
创 号， 在半周期内， 充电脉冲和放电脉冲同时有效， 这会
使电荷泵有 ５０％时间存在静态电流， 大大增加了锁定
新 状态下电路的功耗。此外这种 ＰＦＤ 的相位灵敏度随输
入信号的占空比变化而变化， 使其线性特性受到影 响， 从而不利于低抖动性能的实现。文 献 ５、６ 着重对 功耗进行优化， 为了避免出现短路电流， 将电路分成 两部分， 分别完成相位超前和滞后的探测。避免 Ｕｐ 和 Ｄｏｗｎ 同时为高电平的现象， 以节省 功耗， 但是死 区问 题 却 没 有 得 到 很 好 解 决 。ｄｄ－ ＰＦＤ 使 用 ０．３５ｕｍ 的 工 艺， 测得的死区是 １６ｐｓ。ｄｅｃ－ ＰＦＤ 使用 ０．１８ｕｍ 的工 艺， 测得的死区为 ３ｐｓ。显然工艺尺寸的减小可以在一 定程度上弥补设计上存在的不足， 但是要真正解决问 题还必需从设计上下工夫。基本脉冲鉴频鉴相器是我 们针对高速 ＰＬＬ 设计的一种新的 ＰＦＤ， 较好地克服了 死区问题和速度限制问题， 同时兼顾了功耗性能。
ＰＦＤ 的 最 大 工 作 频 率 是 衡 量 其 工 作 速 度 的 主 要 依据。其定义是： 输入信号同频、相差为 ９０ 度时， ｕｐ 和 ｄｏｗｎ 能够有正确输出的最大频率。最大工作频率是工 作 电 压 的 函 数 。 图 ６ 是 根 据 ０．６ｕｍ 工 艺 分 别 对 三 种 ＰＦＤ 进行 ＳＰＩＣＥ 仿真的结果， 绘出的三种 ＰＦＤ 的最大 工作频率和供电电压之间的关系曲线。ｂｐ－ ＰＦＤ 在 ５Ｖ
Ａｂｓｔｒ ａｃｔ：Ｗｅ ｄｉｓｃｕｓｓ ｔｈｅ ｒｅａｓｏｎｓ ｐｒｏｄｕｃｉｎｇ ｄｅａｄ ｚｏｎｅ ｉｎ ＰＦＤ－ ｄｅｓｉｇｎ． Ａｎｄ ｐｒｏｐｏｓｅ ａ ｎｅｗ ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ ｗｉｔｈ ｚｅｒｏ ｄｅａｄ
ｚｏｎｅ．Ｔｈｅ ＰＦＤ ｂａｓｅｓ ｏｎ ｔｈｅ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈｏｕｔ ｆｅｅｄｂａｃｋ ａｃｃｅｓｓ ａｎｄ ｈａｓ ｎｏ ｄｅａｄ ｚｏｎｅ。Ｔｈｅ ＰＦＤ ｉｓ ｄｅｓｉｇｎｅｄ ｂｙ ｇｉｖｉｎｇ ａｔｔｅｎｔｉｏｎ ｔｏ ｅｉ－
图 １ 典型 ＰＬＬ 结构
ＰＦＤ 是 ＰＬＬ 的重要功能模块， 它通过对输入信号 的相位进行比较， 输出脉宽与相位差对应的脉冲信 号， 驱动后续电路使 ＰＬＬ 完成对相位和频率的跟踪。 ＰＦＤ 的 鉴 相 精 度 和 增 益 对 环 路 输 出 的 抖 动 和 锁 定 时 间具有重要影响。
传统的 ＰＦＤ 具有长的反馈回路， 大大限制了电路 的工作速度； 同时还存在死区， 在环路锁定时， 存在的 死区高达 １５８ｐｓ。文献 ２ 中的 ＰＦＤ， 虽然消除了死区， 但是其仍然具有反馈回路， 工作频率仍受到限制。文 献 ４ 中的 ｎｃ－ ＰＦＤ， 既没有反馈回路 ， 也没有死区 。但 在锁定时， 其输出信号 Ｕｐ 和 Ｄｏｗｎ 是半占空的脉冲信
ＱＵ ＱＩＡＮＧ ＺＥＮＧ ＬＩＥＧＵＡＮＧ
摘要：本 文 探 讨 鉴 频 鉴 相 器 （ ＰＦＤ） 设 计 中 死 区 的 产 生 原 因 和 消 除 方 法 。设 计 了 一 种 用 于 高 速 锁 相 环 的 零 死 区 ＰＦＤ。这 种 ＰＦＤ
技 ｔｈｅｒ ｐｏｗｅｒ ｄｉｓｓｉｐａｔｉｏｎ ｏｒ ｓｐｅｅｄ ｐｅｒｆｏｒｍａｎｃｅ． Ｔｈｅ ＰＦＤ ｉｓ ａｄａｐｔｅｄ ｔｏ ｔｈｅ ｃｉｒｃｕｉｔｓ ｈａｖｉｎｇ ｓｔｒｉｃｔ ｄｅｍａｎｄ ｉｎ ｊｉｔｔｅｒ ｐｅｒｆｏｒｍａｎｃｅ， ｓｕｃｈ ａｓ
ｈｉｇｈ ｓｐｅｅｄ ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ， ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ ｓｏ ｏｎ．
技 Ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒｓ ｆｏｒ ｆａｓｔ ｆｒｅｑｕｅｎｃｙ ａｃｑｕｉｓｉｔｉｏｎ ｉｎ ｚｅｒｏ－
２ 基本脉冲 ＰＦＤ 的设计
ＰＦＤ 设计主要关注 三个方面的 内容， 包括较 高的 工作速度， 死区问题和增益。影响 ＰＦＤ 工作速度的一 个重要因素是 ＰＦＤ 内部是否有反馈回路。反馈回路带 来的延迟会使 ＰＦＤ 的鉴相范围下降。设鉴相范围的减 小值为 Δ＝２πｔｆｅｅｄｂａｃｋ／ＴＣＫｒｅｆ， 其 中 ｔｆｅｅｄｂａｃｋ 是 反 馈 回 路 的 传 输 时延， ＴＣＫｒｅｆ 是参考时钟的周期。ＰＦＤ 的性能将随着 ２π－ Δ的下降而恶化， 直到 ２π－ Δ＜π时， ＰＦＤ 将失去鉴频功 能而成为单纯 的鉴相器。显 然， 在 ｔｆｅｅｄｂａｃｋ 不 变 的 情 况 下， 提高工作频率 ＴＣＫｒｅｆ 将使 ＰＦＤ 能够的正常工作范围 ２π－ Δ下降。因此具有反馈回路的 ＰＦＤ 在工作速度上 必将受到限制。
供 电 时 工 作 频 率 达 到 １．８１ＧＨｚ。 分 别 比 ｄｅｃ－ ＰＦＤ 和 ｄｄ－ ＰＦＤ 高 ２０％和 ３１％。
４ 结论
设计了一种适用于高速低抖动锁相环的鉴频鉴相器， 它具有结构对称、无反馈回路、死区为零的特性 ， 因此 在 高 可 靠 性 自 动 控 制 、高 速 串 行 通 信 ， 以 及 其 他 对 抖 动性能有特殊要求的高速收发装置中具有很好的应 用前景。
锁定时静态电 流的持续时 间为 ５％。这比文 献 ４ 中提 出的 ｎｃ－ ＰＦＤ 节省了 ４５％的 静态功耗。相 对于有严格 抖动性能要求的高速电路， 如此小的功耗代价是完 全值得的。
３ 仿真结果
图（ ４） 是用 ０．６ｕｍ 工艺进 行 ＳＰＩＣＥ 仿真得到 的 输 出结果。图（ ４） ａ 是相差为零的情况， Ｕｐ 和 Ｄｏｗｎ 的值 相同， 为 一 基 本 脉 冲 ， 脉 冲 幅 度 为 晶 体 管 开 关 电 压 Ｖｔ （ ０．８Ｖ） ， 使电荷泵处于刚刚启动的状态。电荷泵中存在 静态电流。图（４）ｂ 是 ＥＸＴ 滞后 ５０ｐｓ 的情况， Ｕｐ 仍然保
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中 文 核 心 期 刊《 微 计 算 机 信 息 》（ 嵌 入 式 与 ＳＯＣ）２００６ 年 第 ２２ 卷 第 １２－２ 期
死区则是另一个需要解决的问题。所谓死区， 是 指在环路锁定时， 在 ＰＦＤ 的输入信号 Ｅｘｔ 和 Ｉｎｔ 之间 的相位差接近零的区域， ＰＦＤ 的增 益为零， 这个 相位 差区域的最大值被称为 ＰＦＤ 的死区。死区的存从根本 上限制了 ＰＦＤ 鉴相精度的提高。在死区内， ＰＦＤ 停止 工作， 此时锁相环不发生作用。在这个区域内 ＶＣＯ 输 出信号的相位是自由漂移的。大的死区意味着环路输 出信号会出现大的抖动。死区产生的根本原因是鉴频 鉴相器不能产生脉宽为无穷小的脉冲信号。通常鉴相 器输出的脉冲宽度与两个输入信号之间的相差大小
采用无反馈回路结构， 在保证死区为零的前提下， 兼顾功耗和速度性能。尤其适用于基于锁相环的高速时钟和数据恢复电
路 （ ＣＤＲ） 、高 速 频 率 合 成 器 等 对 速 度 和 抖 动 性 能 有 很 高 要 求 的 电 路 。
关键词：锁相环；鉴频鉴相器；死区；抖动
中 图 分 类 号 ： Ｔ Ｎ７
文献标识码：Ａ
图 ５ 几种 ＰＦＤ 在相差为零附近的相位灵敏度
图 ６ 几种 ＰＦＤ 的最高工作频率
从 图 ５ 中 可 以 看 到 ｄｄ－ ＰＦＤ 和 ｄｅｃ－ ＰＦＤ 存 在 死 区， 在零相差 附近其相位 灵敏度保持 为零。当相差 落 在这个区间， 环路对信号将不起任何作用而任其在 这个区间漂移， 此时输出信号表现出的相位噪声称 为抖动。显然 无死区的 ＰＦＤ 能 够使 ＰＬＬ 具 有 更 好 抖 动抑制特性。
图 ３ 是基本脉冲鉴频鉴相器的电路原理图。采用 了完全对称的无反馈回路的结构以提高其速度性能。 延迟单元 的作用就是 使 ＰＦＤ 在 锁 定 （ 相 差 为 零 ） 的 时 候， 能够产生一定大小的脉冲， 即基本脉冲。设延迟时
图 ４ ｂｐ－ ＰＦＤ 工作波形，Ｖｄｄ＝５Ｖ 在功耗上， 由于基本脉冲的脉宽远小于工作时 钟的 周期。在锁定 时， 电荷泵中 静态电流的 持续时间 很短。取基本脉 冲脉宽为时 钟周期的二 十分之一， 则
本文作者的创新点是采用无反馈回路的结构， 结 合可控的延迟单元， 设计出具有零死区特性的高速鉴 频鉴相器。克服了带反馈结构鉴频鉴相器速度受固定 反馈延迟限制的缺点。 参考文献： ［１］姚嘉，刘刚，房建成．控制力矩陀螺用高速高精度无刷直流电机 控制系统［Ｊ］．微计算机信息，２００５，１５：３－ ５． ［２］ Ｋｕｎ－ Ｓｅｏｋ Ｌｅｅ； Ｂｙｅｏｎｇ－ Ｈａ Ｐａｒｋ； Ｈａｎ－ ｉｌ Ｌｅｅ； Ｍｉｎ Ｊｏｎｇ Ｙｏｈ，
间为△ｔ， 则基本脉冲的脉宽即为△ｔ。其实现可以是传 输线延迟或晶体管级延迟。
图 ３ ｂｐ－ ＰＦＤ 原理图
（ａ）相 差 为 零 的 情 况
（ｂ）相 差 不 为 零 的 情 况 图 ２ 基本脉冲 ＰＦＤ 工作波形示意图
这 样 ， ＰＦＤ 的 输 出 信 号 的 脉 宽 将 始 终 大 于 基 本 脉冲的脉宽的， 从而克服不能产生无穷小脉宽脉冲 的困难。实际上这种方法是把产生无穷小信号的矛 盾转移到了电荷泵身上， 而电荷泵通过电流源产生 微小充电电量是能够实现的。理论上这种鉴相器反 映的相位差可以对应到一个电荷的电量。这种方法 能很好地消除死区。
技 器（ ｂｐ－ ＰＦＤ） 。图 ２ 是其工作原理波形示意。图 ２（ ａ） 是 相 差 为 零 的 情 况 ， 此 时 环 路 锁 定 。ＰＦＤ 的 输 出 信 号
术 Ｄｏｗｎ 的放电 脉冲和 Ｕｐ 的 充 电 脉 冲 同 为 一 固 定 宽 度
的脉冲， 称之为基本脉冲。当输入信号间出现相位差
创 时， 则根据这个相差的大小在基本脉冲上叠加相应的 新 脉冲宽度， 图 ２（ ｂ） 说明了这种情况。
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一种用于高速锁相环的零死区鉴频鉴相器
Ａ Ｐｈ ａ ｓ ｅ Ｆｒｅ ｑ ｕ ｅ ｎ ｃｙ Ｄｅ ｔｅ ｃｔｏ ｒ ｗ ｉｔｈ ｏ ｕ ｔ Ｄｅ ａ ｄ Ｚｏ ｎ ｅ ｆｏ ｒ Ｈｉｇ ｈ Ｓ ｐ ｅ ｅ ｄ ＰＬＬ
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Ｋｅｙ ｗｏｒ ｄｓ：ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ，ＰＦＤ，ｄｅａｄ ｚｏｎｅ，ｊｉｔｔｅｒ
术
１ 引言
锁相环（ ＰＬＬ） 广泛应用于通信系统、微处理器、自 动控制的 时钟数据恢复、频率合成、时钟同步等场合。 随着控制精度和数据传输速率的不断提高， 对 ＰＬＬ 的 要求也越来越高。比如， 在航天器姿态控制系统对稳速 精度要求高达 ０．１％。这对 ＰＬＬ 的工作速度和抖动性提 出了严格的要求。图 １ 是一个基于 ＰＬＬ 的频率合成器 中的典型构成。包括鉴频鉴相器（ ＰＦＤ） 、电荷泵（ ＣＰ） 、 环路滤波器（ ＬＦ） 、压控振荡器（ ＶＣＯ） 和分频器（ ＦＤ） 。
成一定的比例， 当输入信号相差非常小以至于鉴相器 不能产生与之对应的微小脉冲的时候， 鉴相器就会停 止工作， 此时整个环路进入锁定状态， 但事实上相位 差仍然存在。
基于上面的分析， 为了使 ＰＦＤ 能够达到更高的工 作速度同时具有更好的鉴相性能， 我们设计了一种基 于基本脉冲的无反馈式 ＰＦＤ， 称为 基本脉冲鉴 频鉴相
－２３６－ ３６０元 ／ 年 邮局订阅号： ８２－９４６
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持基本脉冲的状态， 而 Ｄｏｗｎ 的幅度则上升到 １．８Ｖ。此 时， 滤波电容将会通过电荷泵放电， ＶＣＯ 控制电压下 降， 从而改变 ＩＮＴ 的相位。
图 ５ 是 用 ０．６ｕｍ 工 艺 进 行 ＳＰＩＣＥ 仿 真 得 到 的 三 种 ＰＦＤ 在相差为零附近的相位灵敏度比较。相位灵敏 度是环路滤波器输出的控制电压与标准电压值的变 化量与输入信号相差之间的比值。标准电压值为供电 电压取值区间的中值。此处 Ｖｄｄ＝５Ｖ， ｆ＝２００ＭＨｚ。
屈强：硕士研究生
创 号， 在半周期内， 充电脉冲和放电脉冲同时有效， 这会
使电荷泵有 ５０％时间存在静态电流， 大大增加了锁定
新 状态下电路的功耗。此外这种 ＰＦＤ 的相位灵敏度随输
入信号的占空比变化而变化， 使其线性特性受到影 响， 从而不利于低抖动性能的实现。文 献 ５、６ 着重对 功耗进行优化， 为了避免出现短路电流， 将电路分成 两部分， 分别完成相位超前和滞后的探测。避免 Ｕｐ 和 Ｄｏｗｎ 同时为高电平的现象， 以节省 功耗， 但是死 区问 题 却 没 有 得 到 很 好 解 决 。ｄｄ－ ＰＦＤ 使 用 ０．３５ｕｍ 的 工 艺， 测得的死区是 １６ｐｓ。ｄｅｃ－ ＰＦＤ 使用 ０．１８ｕｍ 的工 艺， 测得的死区为 ３ｐｓ。显然工艺尺寸的减小可以在一 定程度上弥补设计上存在的不足， 但是要真正解决问 题还必需从设计上下工夫。基本脉冲鉴频鉴相器是我 们针对高速 ＰＬＬ 设计的一种新的 ＰＦＤ， 较好地克服了 死区问题和速度限制问题， 同时兼顾了功耗性能。
ＰＦＤ 的 最 大 工 作 频 率 是 衡 量 其 工 作 速 度 的 主 要 依据。其定义是： 输入信号同频、相差为 ９０ 度时， ｕｐ 和 ｄｏｗｎ 能够有正确输出的最大频率。最大工作频率是工 作 电 压 的 函 数 。 图 ６ 是 根 据 ０．６ｕｍ 工 艺 分 别 对 三 种 ＰＦＤ 进行 ＳＰＩＣＥ 仿真的结果， 绘出的三种 ＰＦＤ 的最大 工作频率和供电电压之间的关系曲线。ｂｐ－ ＰＦＤ 在 ５Ｖ
Ａｂｓｔｒ ａｃｔ：Ｗｅ ｄｉｓｃｕｓｓ ｔｈｅ ｒｅａｓｏｎｓ ｐｒｏｄｕｃｉｎｇ ｄｅａｄ ｚｏｎｅ ｉｎ ＰＦＤ－ ｄｅｓｉｇｎ． Ａｎｄ ｐｒｏｐｏｓｅ ａ ｎｅｗ ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ ｗｉｔｈ ｚｅｒｏ ｄｅａｄ
ｚｏｎｅ．Ｔｈｅ ＰＦＤ ｂａｓｅｓ ｏｎ ｔｈｅ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈｏｕｔ ｆｅｅｄｂａｃｋ ａｃｃｅｓｓ ａｎｄ ｈａｓ ｎｏ ｄｅａｄ ｚｏｎｅ。Ｔｈｅ ＰＦＤ ｉｓ ｄｅｓｉｇｎｅｄ ｂｙ ｇｉｖｉｎｇ ａｔｔｅｎｔｉｏｎ ｔｏ ｅｉ－
图 １ 典型 ＰＬＬ 结构
ＰＦＤ 是 ＰＬＬ 的重要功能模块， 它通过对输入信号 的相位进行比较， 输出脉宽与相位差对应的脉冲信 号， 驱动后续电路使 ＰＬＬ 完成对相位和频率的跟踪。 ＰＦＤ 的 鉴 相 精 度 和 增 益 对 环 路 输 出 的 抖 动 和 锁 定 时 间具有重要影响。
传统的 ＰＦＤ 具有长的反馈回路， 大大限制了电路 的工作速度； 同时还存在死区， 在环路锁定时， 存在的 死区高达 １５８ｐｓ。文献 ２ 中的 ＰＦＤ， 虽然消除了死区， 但是其仍然具有反馈回路， 工作频率仍受到限制。文 献 ４ 中的 ｎｃ－ ＰＦＤ， 既没有反馈回路 ， 也没有死区 。但 在锁定时， 其输出信号 Ｕｐ 和 Ｄｏｗｎ 是半占空的脉冲信