优先权排队电路 八进制计数器(EDA)
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优先权排队电路
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY ABC IS
PORT(A,B,C:IN STD_LOGIC;
Y:OUT BIT_VECTOR(2 DOWNTO 0)); END ENTITY ABC; ARCHITECTURE ART OF ABC IS BEGIN
PROCESS(A,B,C)
BEGIN
IF A='1' THEN
Y<="001";
ELSIF B='1' THEN
Y<="010";
ELSIF C='1' THEN
Y<="100";
ELSE
Y<="000";
END IF;
END PROCESS;
END ARCHITECTURE ART;
八进制计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT8 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA:IN STD_LOGIC;
CQ:OUT INTEGER RANGE 0 TO 7;
CO:OUT STD_LOGIC);
END ENTITY CNT8;
ARCHITECTURE ART OF CNT8 IS SIGNAL CQI:INTEGER RANGE 0 TO 7; BEGIN
PROCESS(CLK,CLR,ENA)IS
BEGIN
IF(CLR='1')THEN CQI<=0;
ELSIF(CLK'EVENT AND CLK='1')THEN
IF(ENA='1')THEN
IF(CQI=7)THEN
CQI<=0;
ELSE CQI<=CQI+1;
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CLK,CQI)IS
BEGIN
IF(CLK'EVENT AND CLK='1')THEN
IF(CQI=7)THEN
CO<='1';
ELSE CO<='0';
END IF;
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;