VHDL第六讲_VHDL的元件例化语句复习进程
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VHDL第六讲_VHDL的元件例化 语句
元件例化语句
元件例化就是将预先设计好的设计实体 定义为一个元件，然后利用映射语句将 此元件与另一个设计实体中的指定端口 相连，从而进行层次化设计。元件例化 是使VHDL设计实体构成“自上而下” 或“自下而上”层次化设计的一种重要 途径。
元件例化语句分为元件声明和元件例化 两部分。
为mypkg.vhd; 第三步：元件例化，其VHDL源程序为
mynand_4.vhd;
程序包(p228)
在设计实体中声明的数据类型、数据对象 只能用于本实体和结构体内部，不Fra Baidu bibliotek被 其他实体和结构体使用，就像高级语言 中的局部变量一样。为了使数据类型、 元件等能被多个设计实体调用或共享， VHDL提供了程序包的机制。程序包就像 是公用的工具箱，各个设计实体都可使 用其中定义的工具。
程序包的格式
package 程序包名 is 程序包头说明部分 end 程序包名; package body 程序包名 is 程序包体说明部分及包体内容 end 程序包名;
如何打开程序包？
用语句use work.程序包名.all;打开程序包。
其中，work库是用户设计的现行工作库，用 于存放自己设计的工程项目。在QuartusII 的根目录下为设计建立一个工程目录（即文 件夹），VHDL综合器将此目录默认为work 库。但work不是设计项目的目录名，而是一 个逻辑名。VHDL标准规定work库总是可见 的，因此，在程序设计时不需要明确指定。
用将元件声明放在程序包里的设计方法设计4输入的与非 与非门，详见演示实例mynand_4.qpf。 (1)在QuartusII 的根目录下新建工程mynand_4. (2)编辑VHDL源程序文件 nand_2.vhd,mypkg.vhd,mynand_4.vhd. nand_2.vhd用来描述2输入与非门。 mypkg.vhd用来进行元件声明。 mynand_4.vhd实现元件例化。
用元件例化方式设计电路的方法是：
（1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件， 产生需要的设计电路。
元件声明语句的格式
COMPONENT 元件名 [GENERIC <参数说明>；] PORT <端口说明>；
END COMPONENT；
元件例化语句的格式
元件例化就是将元件的引脚与调用该元件 的端口的引脚相关联。关联方法有位置关 联，名字关联，混合关联。
u1:nand_2 port map(a,b,y1);--元件例化 u2:nand_2 port map(c,d,y2); u3:nand_2 port map(y1,y2,y); end one;
例1：利用2输入与非门元件，设计4输入的与 非与非电路。
方法2：将元件声明放在程序包里进行说明
第一步：设计2输入与非门，其VHDL源程序为 nand_2.vhd; 第二步：元件声明，放在程序包里，其VHDL源程序
library ieee; use ieee.std_logic_1164.all; entity nand_2 is
port(a,b:in std_logic; y:out std_logic);
end nand_2; architecture one of nand_2 is begin
process(a,b) begin
（1）位置关联方式 例化名：元件名 port map(信号1，信号2，.....);
（2）名字关联方式 例化名：元件名 port map(信号关联式1，信号关联式2，.....); 信号关联式形如：a=>a1,b=>b1,意思是将元件的引脚a与调用该元
件的端口a1相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 将上述两种相结合，即为混合关联方式。
port(a,b:in std_logic; y:out std_logic);
end nand_2; architecture one of nand_2 is begin
process(a,b) begin
y<=a nand b; end process; end one;
library ieee; use ieee.std_logic_1164.all; entity nand_4 is
end mynand_4; architecture one of mynand_4 is signal y1,y2:std_logic; begin
--元件例化 u1:nand_2 port map(a,b,y1); u2:nand_2 port map(c,d,y2);
library ieee; use ieee.std_logic_1164.all;
y<=a nand b; end process; end one;
library ieee; use ieee.std_logic_1164.all; use work.mypkg.all;--打开程序包 entity mynand_4 is
port(a,b,c,d:in std_logic; y:out std_logic);
元件例化举例
例1：利用2输入与非门元件，设计4输入的与非与非 电路。 方法一:在调用文件里声明元件，它放在结构体的 begin之前。 第一步：设计2输入与非门，其VHDL源程序为
nand_2.vhd; 第二步：元件声明及元件例化，其VHDL源程序为
nand_4.vhd;
生成的RTL视图：
library ieee; use ieee.std_logic_1164.all; entity nand_2 is
port(a,b,c,d:in std_logic; y:out std_logic);
end nand_4; architecture one of nand_4 is --元件声明 component nand_2
port(a,b:in std_logic; y:out std_logic);
end component;--元件声明 signal y1,y2:std_logic; begin
元件例化语句
元件例化就是将预先设计好的设计实体 定义为一个元件，然后利用映射语句将 此元件与另一个设计实体中的指定端口 相连，从而进行层次化设计。元件例化 是使VHDL设计实体构成“自上而下” 或“自下而上”层次化设计的一种重要 途径。
元件例化语句分为元件声明和元件例化 两部分。
为mypkg.vhd; 第三步：元件例化，其VHDL源程序为
mynand_4.vhd;
程序包(p228)
在设计实体中声明的数据类型、数据对象 只能用于本实体和结构体内部，不Fra Baidu bibliotek被 其他实体和结构体使用，就像高级语言 中的局部变量一样。为了使数据类型、 元件等能被多个设计实体调用或共享， VHDL提供了程序包的机制。程序包就像 是公用的工具箱，各个设计实体都可使 用其中定义的工具。
程序包的格式
package 程序包名 is 程序包头说明部分 end 程序包名; package body 程序包名 is 程序包体说明部分及包体内容 end 程序包名;
如何打开程序包？
用语句use work.程序包名.all;打开程序包。
其中，work库是用户设计的现行工作库，用 于存放自己设计的工程项目。在QuartusII 的根目录下为设计建立一个工程目录（即文 件夹），VHDL综合器将此目录默认为work 库。但work不是设计项目的目录名，而是一 个逻辑名。VHDL标准规定work库总是可见 的，因此，在程序设计时不需要明确指定。
用将元件声明放在程序包里的设计方法设计4输入的与非 与非门，详见演示实例mynand_4.qpf。 (1)在QuartusII 的根目录下新建工程mynand_4. (2)编辑VHDL源程序文件 nand_2.vhd,mypkg.vhd,mynand_4.vhd. nand_2.vhd用来描述2输入与非门。 mypkg.vhd用来进行元件声明。 mynand_4.vhd实现元件例化。
用元件例化方式设计电路的方法是：
（1）完成各种元件的设计。 （2）元件声明。 （3）通过元件例化语句调用这些元件， 产生需要的设计电路。
元件声明语句的格式
COMPONENT 元件名 [GENERIC <参数说明>；] PORT <端口说明>；
END COMPONENT；
元件例化语句的格式
元件例化就是将元件的引脚与调用该元件 的端口的引脚相关联。关联方法有位置关 联，名字关联，混合关联。
u1:nand_2 port map(a,b,y1);--元件例化 u2:nand_2 port map(c,d,y2); u3:nand_2 port map(y1,y2,y); end one;
例1：利用2输入与非门元件，设计4输入的与 非与非电路。
方法2：将元件声明放在程序包里进行说明
第一步：设计2输入与非门，其VHDL源程序为 nand_2.vhd; 第二步：元件声明，放在程序包里，其VHDL源程序
library ieee; use ieee.std_logic_1164.all; entity nand_2 is
port(a,b:in std_logic; y:out std_logic);
end nand_2; architecture one of nand_2 is begin
process(a,b) begin
（1）位置关联方式 例化名：元件名 port map(信号1，信号2，.....);
（2）名字关联方式 例化名：元件名 port map(信号关联式1，信号关联式2，.....); 信号关联式形如：a=>a1,b=>b1,意思是将元件的引脚a与调用该元
件的端口a1相关联。这种情况下，位置可以是任意的。 （3）混合关联方式 将上述两种相结合，即为混合关联方式。
port(a,b:in std_logic; y:out std_logic);
end nand_2; architecture one of nand_2 is begin
process(a,b) begin
y<=a nand b; end process; end one;
library ieee; use ieee.std_logic_1164.all; entity nand_4 is
end mynand_4; architecture one of mynand_4 is signal y1,y2:std_logic; begin
--元件例化 u1:nand_2 port map(a,b,y1); u2:nand_2 port map(c,d,y2);
library ieee; use ieee.std_logic_1164.all;
y<=a nand b; end process; end one;
library ieee; use ieee.std_logic_1164.all; use work.mypkg.all;--打开程序包 entity mynand_4 is
port(a,b,c,d:in std_logic; y:out std_logic);
元件例化举例
例1：利用2输入与非门元件，设计4输入的与非与非 电路。 方法一:在调用文件里声明元件，它放在结构体的 begin之前。 第一步：设计2输入与非门，其VHDL源程序为
nand_2.vhd; 第二步：元件声明及元件例化，其VHDL源程序为
nand_4.vhd;
生成的RTL视图：
library ieee; use ieee.std_logic_1164.all; entity nand_2 is
port(a,b,c,d:in std_logic; y:out std_logic);
end nand_4; architecture one of nand_4 is --元件声明 component nand_2
port(a,b:in std_logic; y:out std_logic);
end component;--元件声明 signal y1,y2:std_logic; begin