第七章(新)并行输入输出接口课件PPT
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精品课件-并行输入与输出课件
(二)参考程序 键扫描程序如下: BOAD:LCALL BOADD JNZ BOAD1 ;无键按下转BOAD LCALL DELAY ;调延时子程序 AJMP BOAD ;继续扫描键盘 BOAD1:LCALL DELAY ;消除键抖动(延时 子程序略) LCALL BOADD ;确认是否有键按下 JNZ BOAD2 LCALL DELAY SJMP BOAD ;转键扫描
(Ⅲ)判别闭合键的键号:对键盘的列线进行扫描,再相应地顺序读出D4 ~ D7的可能状态。 (Ⅳ)CPU对键的一次闭合仅作一次处理,采用的方法为等待键释放以后再将键号送入累加器A中。 (2)中断扫描方式 为了提高CPU的效率,可以让键盘工作在中断扫描方式。有键闭合,产生中断请求信号。消抖、求键号等工作由中断服务子程序完成。采用中断方式的键盘接口电路。
X3
● 求键码的过程是: 依次从一条列线上输出低电平,然后检查各行线的状态。若都为1,说明闭合键不在该列;若有的行线为0,则说明闭合键在该列与为0的行线的交点上。由于每个按键所在的行号和列号不相同,所以,每个按键都按行列号赋予了一个键号。(键值) 列Y3 Y2 Y1 Y0 行X3 X2 X1 X0 1 1 1 0 E 1 1 1 0 E 1 1 0 1 D 1 1 0 1 D 1 0 1 1 B 1 0 1 1 B 0 1 1 1 7 0 1 1 1 7
由于非编码键盘的电路简单,可以方便地增减键的数量,因此在单片机应用系统中得到广泛的应用。 1.按键电路和抖动的消除 键盘中每个按键都是一个常开关电路。 开关为机械弹性开关,当机械触点断开、闭合时有抖动。
消除的办法: 硬件 — 单脉冲触发器,即双稳态触发器或基本R - S触发器。 软件 — 延时,用子程序 2.键盘连接方式 键盘可分为独立式和行列(矩阵式)两类。 (1) 独立式非编码键盘 电路:见图 4只按键分别接到89S52 P1口的4条I/O线上。在没有键按下的情况下,
(Ⅲ)判别闭合键的键号:对键盘的列线进行扫描,再相应地顺序读出D4 ~ D7的可能状态。 (Ⅳ)CPU对键的一次闭合仅作一次处理,采用的方法为等待键释放以后再将键号送入累加器A中。 (2)中断扫描方式 为了提高CPU的效率,可以让键盘工作在中断扫描方式。有键闭合,产生中断请求信号。消抖、求键号等工作由中断服务子程序完成。采用中断方式的键盘接口电路。
X3
● 求键码的过程是: 依次从一条列线上输出低电平,然后检查各行线的状态。若都为1,说明闭合键不在该列;若有的行线为0,则说明闭合键在该列与为0的行线的交点上。由于每个按键所在的行号和列号不相同,所以,每个按键都按行列号赋予了一个键号。(键值) 列Y3 Y2 Y1 Y0 行X3 X2 X1 X0 1 1 1 0 E 1 1 1 0 E 1 1 0 1 D 1 1 0 1 D 1 0 1 1 B 1 0 1 1 B 0 1 1 1 7 0 1 1 1 7
由于非编码键盘的电路简单,可以方便地增减键的数量,因此在单片机应用系统中得到广泛的应用。 1.按键电路和抖动的消除 键盘中每个按键都是一个常开关电路。 开关为机械弹性开关,当机械触点断开、闭合时有抖动。
消除的办法: 硬件 — 单脉冲触发器,即双稳态触发器或基本R - S触发器。 软件 — 延时,用子程序 2.键盘连接方式 键盘可分为独立式和行列(矩阵式)两类。 (1) 独立式非编码键盘 电路:见图 4只按键分别接到89S52 P1口的4条I/O线上。在没有键按下的情况下,
《输入输出接口》课件
01 传输速率
衡量数据传输速度的重要指标，决定设备的数据处 理效率。
02 数据稳定性和可靠性
保证数据传输过程中数据稳定性和可靠性，避免数 据丢失或损坏。
03 兼容性和扩展性
设备与不同设备之间的兼容性，以及接口的扩展性， 是影响设备互通性的重要因素。
总结
输入输出接口在计算机系统中扮演着至关重要的角色，其技 术原理涉及物理连接、通信协议、数据处理和性能指标等多 个方面。只有深入了解和掌握输入输出接口的技术原理，才 能更好地应用于实际生产和工作中。
未来输入输出接口的趋势
个性化定制接 口
根据不同用户需求 定制接口功能
多功能集成接 口
整合多种接口功能， 提升设备性能
01 技术标准的统一和整合
不同设备间的兼容性与统一标准问题
02 硬件与软件协同发展
接口硬件与软件的协同设计与优化
03
创新技术的应用推 不动断探索新技术，推动输入输
出接口的创新与发展
输入输出接口的分类
并行接口
同时传输多个数据 位
通用接口
具有多种功能
串ห้องสมุดไป่ตู้接口
逐位传输数据
● 02
第2章 输入输出接口的技术 原理
输入输出接口的 物理连接
输入输出接口的物理连接包括插口、插槽等连接方式。这 些连接方式在设备之间传输数据起着至关重要的作用，而 接口标准及接口规范则规定了各种设备之间通信的准则和 规范。
输入输出接口的通信协议
数据传输方式
串行传输
通信协议
USB
通信协议
RS232
数据传输方式
并行传输
数据缓冲与缓存
数据缓冲用于临时存储数据， 以平衡不同速度设备之间的数 据传输。缓存则用来提高数据 访问速度和性能。
第7章-并行IO接口课件
采用8155扩展并行I/O端口（1）
采用8155扩展并行I/O端口（2）
采用8155扩展并行I/O端口（3）
7.5 MCS-51对LED/键盘的接口
单片机应用系统经常需要连接一些外部设备，其 中键盘和显示器是构成人机对话的一种基本方式， 使用最为频繁。键盘主要用于输入数据、代码和 命令等，显示器主要用来显示过程控制和运算结 果。 MCS-51对LED的接口 MCS-51对键盘的接口
状态信息
控制信息
读写控制信号、片选等。
接口的一般结构
接口电路一般包括以下部件：
数据寄存器 状态寄存器 控制（命令）寄存器
I/O数据的四种传送方式
程序控制传送方式
同步传送 异步传送
中断传送 DMA（直接存储器存取）方式
程序控制传送方式
无条件传送方式
条件传送方式
中断传送方式
缓冲器：对输入不作运算，输出和输入一致，计算机 设计中有重要作用。 作用：使高速工作的CPU与慢速工作的外设起协调和 缓冲作用，实现数据传送的同步。 输入缓冲器：将外设送来的数据暂时存放，以便处理 器将它取走。 输出缓冲器：暂时存放处理器送往外设的数据 。 常规缓冲器：不同系统之间连接，推动电流到高一级 电路系统，如外设的工作电流和控制器不一样，驱动 电流超过驱动器驱动能力，缓冲器作用。 三态缓冲器：用于总线连接 三种状态:高电平;低电平;高阻态
扩展举例1
CPU内部RAM以20H为起始地址的连续50个 单元中的数据输出打印程序
综合例子
Org 1000H MOV DPTR #2000H(数据首地址) MOV R7 #08H(8个通道) MOV R0 #7EH（C口地址） MOV R2 #C0H（通道0开始地址） MAIN： MOV A R2 MOVX @R0 A (启动A/D) MOV R1 #7CH （A口） LOOP1: MOVX A @R1 ANL A #80H （检测STS） JNZ LOOP1 MOV A #10H ORL A R2 MOVX @R0 A
七章并行通信接口技术ppt课件共91页
方式2：双向选通传送方式
适用于与双向传送数据的外设 适用于查询和中断方式的接口电路
1.方式0
方式0的特点 （1）A口、C口的高4位、B口以及C口的低4
位可分别定义为输入或输出，各端口互相独 立，故共有16种不同的组合。 （2）定义为输出的口均有锁存数据的能力， 而定义为输入的口则无锁存能力。
3．A组和B组的控制电路
A组控制部件用来控制端口PA和端口PC的高4位 （PC7～PC4），
B组控制部件用来控制端口PB和端口PC的低4位 （PC3～PC0）。
4．读/写控制逻辑
8255A芯片的引脚信号
8255A为双列直插式 封装，除了电源和地 线以外，其外部引脚 信号可分为两组，一 组是面向CPU的信号， 一组是面向外设的信 号。
方式1输入联络信号定义
STB*——选通信号，低电平有效
由外设提供的输入信号，当其有效时，将输入设备送 来的数据锁存至8255A的输入锁存器
IBF——输入缓冲器满信号，高电平有效
8255A输出的联络信号。当其有效时，表示数据已 锁存在输入锁存器
INTR——中断请求信号，高电平有效
8255A输出的信号，可用于向CPU提出中断请求， 要求CPU读取外设数据
并行通信与串行通信
数据通信的基本方式可分为并行通信与串行 通信两种： 并行通信：是指利用多条数据传输线将一个 数据的各位同时传送。传输速度快，适用于 短距离通信。 串行通信：是指利用一条传输线将数据一位 位地顺序传送。通信线路简单，利用电话或 电报线路就可实现通信，降低成本，适用于 远距离通信，但传输速度慢。
每一个8位数据端口均可设置为输入/输出方式， 且两种工作方式均可锁存
控制/状态口除了指示两组数据口的状态及选通 信号外，还可用做I/O口，如PC6和PC7，用位控 方式传送
适用于与双向传送数据的外设 适用于查询和中断方式的接口电路
1.方式0
方式0的特点 （1）A口、C口的高4位、B口以及C口的低4
位可分别定义为输入或输出，各端口互相独 立，故共有16种不同的组合。 （2）定义为输出的口均有锁存数据的能力， 而定义为输入的口则无锁存能力。
3．A组和B组的控制电路
A组控制部件用来控制端口PA和端口PC的高4位 （PC7～PC4），
B组控制部件用来控制端口PB和端口PC的低4位 （PC3～PC0）。
4．读/写控制逻辑
8255A芯片的引脚信号
8255A为双列直插式 封装，除了电源和地 线以外，其外部引脚 信号可分为两组，一 组是面向CPU的信号， 一组是面向外设的信 号。
方式1输入联络信号定义
STB*——选通信号，低电平有效
由外设提供的输入信号，当其有效时，将输入设备送 来的数据锁存至8255A的输入锁存器
IBF——输入缓冲器满信号，高电平有效
8255A输出的联络信号。当其有效时，表示数据已 锁存在输入锁存器
INTR——中断请求信号，高电平有效
8255A输出的信号，可用于向CPU提出中断请求， 要求CPU读取外设数据
并行通信与串行通信
数据通信的基本方式可分为并行通信与串行 通信两种： 并行通信：是指利用多条数据传输线将一个 数据的各位同时传送。传输速度快，适用于 短距离通信。 串行通信：是指利用一条传输线将数据一位 位地顺序传送。通信线路简单，利用电话或 电报线路就可实现通信，降低成本，适用于 远距离通信，但传输速度慢。
每一个8位数据端口均可设置为输入/输出方式， 且两种工作方式均可锁存
控制/状态口除了指示两组数据口的状态及选通 信号外，还可用做I/O口，如PC6和PC7，用位控 方式传送
第七章(新)并行输入输出接口
T1
T2 MUX
P0.n P0口 引脚
读引脚
第七章(新)并行输入输出接口
驱动场效应管T2栅极接通。故内部总线与P0口同相。由 于输出驱动级是漏极开路电路，若驱动NMOS或其
它拉流负载时，需要外接上拉电阻。P0的输出级可驱动
8个LSTTL负载。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
第七章(新)并行输入输出接口
2)P0作为地址/数据总线 ----真正的双向口
▪ P0引脚输出地址/输入数据
输入信号是从引脚通过输入缓冲器进入内部总线。
此时，CPU自动使MUX向下，并向P0口写“1”，
第七章 并行I/O接口技术
主要内容
1、接口技术概述 2、MCS-51内部并行I/O端口 3、简单并行I/O口的扩展 4、8155可编程外围并行接口芯片的扩
展 5、LED/键盘接口的扩展
第七章(新)并行输入输出接口
7. 1 系统扩展、接口概述
1、系统扩展 单片机虽然各功能部件齐全，但容量较小，如：片内
7.4 扩展8155可编程外围并行接口芯片
关于Intel的8155/8156：是一多功能的可编程外 围接口芯片，内部资源有256B的RAM，2个8 位、1个6位的I/O口和1个14位的“减1”计数器 。40脚双列直插封装。
第七章(新)并行输入输出接口
7. 4. 1 8155的结构与引脚
第七章(新)并行输入输出接口
第七章(新)并行输入输出接口
1．P0口的结构
第章-输入输出接口ppt课件
第7章 输入输出接口
7.3.2中断方式
主 程 序
中断申请信号
中 断 服 务 子 程 序
第7章 输入输出接口
7.3.3 直接存储器存取（DMA）方式 DMA方式就是在系统中建立一种机制，将外 设与内存间建立起直接的通道，CPU不再直 接参加外设与内存间的数据传输，而是在 系统需要进行DMA传输时，将CPU对地址总 线、数据总线及控制总线的管理权交由DMA 控制器进行控制。当完成一次 DMA数据传 输后，再将这个控制权还给CPU。
第7章 输入输出接口
后面内容直接删除就行 资料可以编辑修改使用 资料可以编辑修改使用
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第7章 输入输出接口
程序查询方式的一般过程为：
CPU从接口中读取状态字； CPU检测状态字的相应位，是否满足“就绪” 条件，如不满足，则转1）； 如状态位表明外设已处于“就绪”条件，则传 输数据。
第7章 输入输出接口
【例7-2】硬件电路与例7-1相同。编程查询开关状 态，实现不同的灯光效果。当开关K0闭合时，点亮 LED0、LED2、LED4、LED6；当开关K1闭合时，点亮 LED1、LED3、LED5、LED7；其余状态，所有LED灯熄 灭。
第7章 输入输出接口
7.2 常用I/O接口芯片
第7章 输入输出接口
第7章 输入输出接口
7.2 常用I/O接口芯片
第7章 输入输出接口
Байду номын сангаас
《输入输出接口》课件
DVI接口
DVI（数字视频接口）是一种用 于传输数字视频信号的接口， 常用于连接显示器和计算显 卡。
VGA接口
VGA（视频图形阵列）是一种 用于传输模拟视频信号的接口 ，常用于连接显示器和计算机 显卡。
其他接口介绍
还有许多其他类型的输入输出 接口，如音频接口、网口、雷 电接口等。
总结
课件总结了输入输出接口的重要性、各种接口的特点以及如何选择合适的接 口来满足不同的需求。
《输入输出接口》PPT课 件
输入输出接口是计算机系统与外部设备之间传输数据的通道。本课件将介绍 输入输出接口的作用、分类、具体应用以及常见接口。
简介
输入输出接口是计算机系统与外部设备之间传输数据的通道。课件将详细介 绍输入输出接口的概念、作用以及重要性。
输入接口
输入接口是用于接收来自外部设备输入的数据的接口。课件将介绍输入接口 的概念、分类、以及一些具体的应用。
输出接口
输出接口是用于将计算机内部数据输出至外部设备的接口。课件将介绍输出 接口的概念、分类以及一些常见的使用场景。
常见输入输出接口
USB接口
HDMI接口
USB是一种通用的串行总线接口， 用于连接各类外部设备，如打 印机、键盘和鼠标。
H D M I（高清多媒体接口）是 一种用于传输高质量音频和视 频信号的接口，常用于连接电 视和音响设备。
第7章并行接口
• MOV DX,303H • MOV AL,04H • OUT DX,AL
；位置位／复位命令
• • • • • • • • • • • • •
利用按位输出高/低电平的特性还可以产生正、负脉冲或方波输出，对I/O设备进行控制。 例如，利用82C55的PC7产生负脉冲，作打印机接口电路的数据选通信号，其汇编语言程序段如下。 MOV DX,303H MOV AL,00001110B OUT DX,AL NOP ；维持低电平 ；置PC7=1 ；82C55A命令端口 ；置PC7=0
7.4 82C55A在微机系统中的应 用
• 并行接口的应用有两种情况：一种是微机系统配置的82C55A，另一
种是用户扩展的82C55A。对系统配置的82C55A，已经用于控制键 盘、扬声器、定时器。其中，把PA端口分配做键盘接口，把PB端口 分配做机内的扬声器接口，并由BIOS进行了初始化，用户不能更改 ，但可以按照初始化的要求加以利用。
2．82C55A内部寄存器
• 82C55A内部包含4个部分：①数据总线缓冲器；②读/写控制逻辑；③
输入/输出端口PA、PB、PC；④A组和B组控制电路，其内部结构如图 7.2所示。
• “读/写控制逻辑”中设置有命令寄存器，接收CPU发来的命令字。 • 3个8位输入/输出端口(Port)，提供给用户连接I/O设备使用。每个端
• 由于使用82C55A的0方式构成的并行接口在与
CPU交换数据时，只能采用无条件或查询方式 传送，不能采用中断方式。因此，0方式不要求 使用专用的联络（应答）信号和固定的工作时 序，也不设置专用的工作状态字。它是82C55A 的三种方式中与I/O设备连接最简单，使用很自 由的一种，下面举例说明82C55A的0方式的应 用。
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第七章 并行I/O接口技术
主要内容
1、接口技术概述 2、MCS-51内部并行I/O端口 3、简单并行I/O口的扩展 4、8155可编程外围并行接口芯片的扩
展 5、LED/键盘接口的扩展
1
7. 1 系统扩展、接口概述
1、系统扩展 单片机虽然各功能部件齐全，但容量较小，如：片内
ROM、RAM、I/O口，不够用时需要扩展，扩展三总线、 ROM、RAM、I/O口。 2 、系统接口
14
2)P0作为地址/数据总线
在系统扩展时，P0端口作为地址/数据总线使用时， 分为：
▪ P0引脚输出地址/数据信息。
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
15
2)P0作为地址/数据总线
CPU发出控制电平“1”，打开“与”门，又使多路开 关MUX把CPU的地址/数据总线与T2栅极反相接通，输出地 址或数据。由图上可以看出，上下两个FET处于反相，构 成了推拉式的输出电路，其负载能力大大增强。
据读入内部总线。
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
17
2、P2的内部结构
1)P2口作为普通I/O口
CPU发出控制电平“0” ，使多路开关MUX倒向锁存 器
输出Q端，构成一个准双向口。其功能与P1相同。
读锁存器
VCC 地址 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
10
② 输入时----分读引脚或读锁存器
读锁存器：有些指令 如：ANL P0，A称为“读-改-写”
指令，需要读锁存器。
上面一个缓冲器用于读端口锁存器数据。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
11
**原因：如果此时该端口的负载恰是一个晶体管基极，且原端
口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若 此时直接读端口引脚信号，将会把原输出的“1”电平误读为 “0”电平。现采用读输出锁存器代替读引脚，图中，上面的三 态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
图2-3 P0口的一位结构图
7
1)P0口作为普通I/O口
①输出时
CPU发出控制电平“0”封锁“与”门，将输出上拉场效 应管T1截止，同时使多路开关MUX把锁存器与输出
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
8
驱动场效应管T2栅极接通。故内部总线与P0口同相。由 于输出驱动级是漏极开路电路，若驱动NMOS或其
它拉流负载时，需要外接上拉电阻。P0的输出级可驱动
8个LSTTL负载。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
高电平拉成低电平，产生误读。所以在端口进行输
入操作前，应先向端口锁存器写“1”，使T2截止，引
脚处于悬浮状态，变为高阻抗输入。这就是所谓的
准双向口。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
在读信号之前数据之前，先要向相应的锁存器做写1操作的I/O口称为准双向口；
微机与外设连接因速度不匹配、信号类型不同（脉冲、 模拟）、传输方式不同（串、并），需要有接口电路实现 电路连接和逻辑联接。
接口是计算机与外设信息交换的桥梁。 3、接口电路应具备的功能
（1） 输入有缓冲、输出有锁存； （2）有应答联络信号； （3）有片选、控制信号； （4）有编程选择工作方式功能。
2
7. 1 系统扩展、接口概述
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
16
2)P0作为地址/数据总线 ----真正的双向口ຫໍສະໝຸດ ▪ P0引脚输出地址/输入数据
输入信号是从引脚通过输入缓冲器进入内部总线。
此时，CPU自动使MUX向下，并向P0口写“1”，
“读引脚”控制信号有效，下面的缓冲器打开，外部数
4、单片机系统的扩展与接口原理结构（如下图）
3
7.1 扩展三总线的产生
一、三总线
地址、数据、控制总线
二、三总线的扩展
用74LS373作为地址 锁存器，使数据和地址信 号分开。
74LS373是三态8D触 发器。
4
7.1 扩展三总线的产生
地址总线扩展电路及地址锁存器74LS373
允许
输出控制
5
7.2MCS-51内部并行I/O端口
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
9
② 输入时----分读引脚或读锁存器
读引脚：由传送指令(MOV)实现；
下面一个缓冲器用于读端口引脚数据，当执行一条
由端口输入的指令时，读脉冲把该三态缓冲器打开，
这样端口引脚上的数据经过缓冲器读入到内部总线。
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
可能发生的错误。**
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
12
P0口必须接上拉电阻； 三态输入缓冲器的作用：
P0i
VCC
OUTPUT Q1 9013
GND
13
准双向口：
从图中可以看出，在读入端口数据时，由于输出
驱动FET并接在引脚上，如果T2导通，就会将输入的
DQ CLK Q
R
P2.n P2口
T
引脚
MUX
读引脚
18
2.P2口作为地址总线
在系统扩展片外程序存储器扩展数据存储器且容量超过 256B (用MOVX @DPTR指令)时，CPU发出控制电平“1”，使多路 开关MUX倒内部地址线。此时，P2输出高8位地址。
MCS-51单片机有4个双向并行的8位I/O端口， 即P0～P3。P0口为三态双向口，可驱动8个TTL电路 ，P1、P2、P3口为准双向口（作为输入时，口线被 拉成高电平，故称为准双向口），其负载能力为4个 TTL电路。
6
1．P0口的结构
下图为P0口的某位P0.n(n=0~7)结构图，它由一 个输出锁存器、两个三态输入缓冲器和输出驱动电路 及控制电路组成。从图中可以看出，P0口既可以作为 I/O用，也可以作为地址/数据线用。
主要内容
1、接口技术概述 2、MCS-51内部并行I/O端口 3、简单并行I/O口的扩展 4、8155可编程外围并行接口芯片的扩
展 5、LED/键盘接口的扩展
1
7. 1 系统扩展、接口概述
1、系统扩展 单片机虽然各功能部件齐全，但容量较小，如：片内
ROM、RAM、I/O口，不够用时需要扩展，扩展三总线、 ROM、RAM、I/O口。 2 、系统接口
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2)P0作为地址/数据总线
在系统扩展时，P0端口作为地址/数据总线使用时， 分为：
▪ P0引脚输出地址/数据信息。
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
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2)P0作为地址/数据总线
CPU发出控制电平“1”，打开“与”门，又使多路开 关MUX把CPU的地址/数据总线与T2栅极反相接通，输出地 址或数据。由图上可以看出，上下两个FET处于反相，构 成了推拉式的输出电路，其负载能力大大增强。
据读入内部总线。
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
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2、P2的内部结构
1)P2口作为普通I/O口
CPU发出控制电平“0” ，使多路开关MUX倒向锁存 器
输出Q端，构成一个准双向口。其功能与P1相同。
读锁存器
VCC 地址 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
10
② 输入时----分读引脚或读锁存器
读锁存器：有些指令 如：ANL P0，A称为“读-改-写”
指令，需要读锁存器。
上面一个缓冲器用于读端口锁存器数据。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
11
**原因：如果此时该端口的负载恰是一个晶体管基极，且原端
口输出值为1，那么导通了的PN结会把端口引脚高电平拉低；若 此时直接读端口引脚信号，将会把原输出的“1”电平误读为 “0”电平。现采用读输出锁存器代替读引脚，图中，上面的三 态缓冲器就为读锁存器Q端信号而设，读输出锁存器可避免上述
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
图2-3 P0口的一位结构图
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1)P0口作为普通I/O口
①输出时
CPU发出控制电平“0”封锁“与”门，将输出上拉场效 应管T1截止，同时使多路开关MUX把锁存器与输出
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
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驱动场效应管T2栅极接通。故内部总线与P0口同相。由 于输出驱动级是漏极开路电路，若驱动NMOS或其
它拉流负载时，需要外接上拉电阻。P0的输出级可驱动
8个LSTTL负载。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
高电平拉成低电平，产生误读。所以在端口进行输
入操作前，应先向端口锁存器写“1”，使T2截止，引
脚处于悬浮状态，变为高阻抗输入。这就是所谓的
准双向口。
读锁存器
地址/数据 VCC 控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
在读信号之前数据之前，先要向相应的锁存器做写1操作的I/O口称为准双向口；
微机与外设连接因速度不匹配、信号类型不同（脉冲、 模拟）、传输方式不同（串、并），需要有接口电路实现 电路连接和逻辑联接。
接口是计算机与外设信息交换的桥梁。 3、接口电路应具备的功能
（1） 输入有缓冲、输出有锁存； （2）有应答联络信号； （3）有片选、控制信号； （4）有编程选择工作方式功能。
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7. 1 系统扩展、接口概述
读锁存器
内部总线 写锁存器
地址/数据 VCC 控制
DQ CLK Q
T1
T2 MUX
P0.n P0口 引脚
读引脚
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2)P0作为地址/数据总线 ----真正的双向口ຫໍສະໝຸດ ▪ P0引脚输出地址/输入数据
输入信号是从引脚通过输入缓冲器进入内部总线。
此时，CPU自动使MUX向下，并向P0口写“1”，
“读引脚”控制信号有效，下面的缓冲器打开，外部数
4、单片机系统的扩展与接口原理结构（如下图）
3
7.1 扩展三总线的产生
一、三总线
地址、数据、控制总线
二、三总线的扩展
用74LS373作为地址 锁存器，使数据和地址信 号分开。
74LS373是三态8D触 发器。
4
7.1 扩展三总线的产生
地址总线扩展电路及地址锁存器74LS373
允许
输出控制
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7.2MCS-51内部并行I/O端口
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
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② 输入时----分读引脚或读锁存器
读引脚：由传送指令(MOV)实现；
下面一个缓冲器用于读端口引脚数据，当执行一条
由端口输入的指令时，读脉冲把该三态缓冲器打开，
这样端口引脚上的数据经过缓冲器读入到内部总线。
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
可能发生的错误。**
地址/数据 VCC
读锁存器
控制
内部总线 写锁存器
DQ CLK Q
T1
P0.n P0口
T2
引脚
MUX
读引脚
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P0口必须接上拉电阻； 三态输入缓冲器的作用：
P0i
VCC
OUTPUT Q1 9013
GND
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准双向口：
从图中可以看出，在读入端口数据时，由于输出
驱动FET并接在引脚上，如果T2导通，就会将输入的
DQ CLK Q
R
P2.n P2口
T
引脚
MUX
读引脚
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2.P2口作为地址总线
在系统扩展片外程序存储器扩展数据存储器且容量超过 256B (用MOVX @DPTR指令)时，CPU发出控制电平“1”，使多路 开关MUX倒内部地址线。此时，P2输出高8位地址。
MCS-51单片机有4个双向并行的8位I/O端口， 即P0～P3。P0口为三态双向口，可驱动8个TTL电路 ，P1、P2、P3口为准双向口（作为输入时，口线被 拉成高电平，故称为准双向口），其负载能力为4个 TTL电路。
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1．P0口的结构
下图为P0口的某位P0.n(n=0~7)结构图，它由一 个输出锁存器、两个三态输入缓冲器和输出驱动电路 及控制电路组成。从图中可以看出，P0口既可以作为 I/O用，也可以作为地址/数据线用。