第5章 组合逻辑电路设计
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1. 调整晶体管尺寸 – 当心“自载效应”
– 只有当负载以扇出为主时放大尺寸才起作用
2. 逐级加大晶体管尺寸 – 降低了起主要作用的电阻，同时使得电容的增加保持在一定的范 围内 – 缺点：版图复杂
InN MN CL
分布RC线
M1 > M 2 > M3 > … > MN (最靠近输出的晶体管尺寸最小)
g 1 s1 i 1 f j s i＝ g b i j1 j
CMOS组合逻辑门的设计. 25
例5.6 确定组合逻辑延时最小时的尺寸
1 c CL 5
a
b
等效扇出：F = CL/Cg1 = 5 路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9
F(In1,In2,…InN)
PDN
下拉网络：每当F(In1,In2,…InN) = 0时，它 将提供一条在输出和GND之间的通路 由NMOS管构成
CMOS组合逻辑门的设计. 5
在构成PUN和PDN网络时应当记住以下几点： • • 晶体管可以看成是由其栅信号控制的开关 PDN 由 NMOS 器件构成，而 PUN 由 PMOS 器件构成。理由是 NMOS 管产生“强零”而PMOS管产生“强1” VDD
半导体集成电路基础
第5章 组合 逻辑电路设计
合肥工业大学 电子科学与应用物理学院
本章重点
• 深入讨论 CMOS逻辑系列 ——静态和动态、传输晶体管、无比和有 比逻辑
•
•
优化逻辑门的面积、速度、能量或稳定性
低功耗高性能的电路设计技术
CMOS组合逻辑门的设计. 2
5.1.1 引言
• • 组合电路(非再生电路)的特点 时序电路(再生电路)的特点 Output = f(In)
A B
A A B (a) 串联 (b) 并联 B
A B
PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作 • PUN和PDN 是对偶网络
•
•
互补门在本质上是反相的 (NAND, NOR, XNOR)
实现一个具有N个输入的逻辑门所需要的晶体管数目为2N
CMOS组合逻辑门的设计. 7
Combinational Logic Circuit
Output = f(In, Previous In)
In Out
Combinational Logic Circuit
Out
In
State
(a)组合电路 • 评价一个逻辑门的设计指标 – 不同的应用会有不同的重点指标
CMOS组合逻辑门的设计. 3
CMOS组合逻辑门的设计. 4
5.1.3 互补CMOS
概念：
• 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合
•
•
PUN和PDN网络是以相互排斥的方式构成的
在稳定状态时输出节点总是一个低阻节点
VDD
由PMOS管构成
In1 In2 InN In1 In2 InN PUN
上拉网络：每当F(In1,In2,…InN) = 1时，它 将提供一条在输出和VDD之间的通路
CMOS组合逻辑门的设计. 18
In3 In2 In1
M3
M2 M1
C3
C2
C1
3.
重新安排输入 – 关键信号和关键路径的概念 – 把关键路径上的晶体管靠近门的输出端可以提高速度
critical path 01 In1 In2 In3 1 1 critical path
In3 In2
1
1
M3 M2 M1
例5.5 复合门的逻辑努力
B 4 4
A B
A A A
2 B
2
A B
2
Awk.baidu.com
A
A B 2
1
2
A
1
B
1
Cg=3Cunit
Cg=4Cunit gNAND=4/3，gNOR＝5/3
Cg=5Cunit
CMOS组合逻辑门的设计. 22
延时与扇出的关系
7
6
• • •
直线的斜率就是该门的逻辑努力 它与纵轴的交点就是本征延时 可以通过调整等效扇出 (调整晶体 管尺寸 )或通过选择具有不同逻辑 努力的逻辑门来调整延时 门努力: h = fg
思考题5.1 确定互补CMOS门中晶体管的尺寸
B A 2 6
4 12 4 12 6 2 2C 2
C
D 2 A D 1 B
OUT D A B C
CMOS组合逻辑门的设计. 13
•
确定NAND和NOR门中晶体管的尺寸 Rp 1 A Rn 2 B B Rp 1 CL 2 B 2 Rp
Rn A Rn B
CL
2.
Cint
由高到低的翻转
2个N管都导通，延时为 0.69(2Rn)CL
• •
增加串联的器件会使电路变慢，因而器件 必须设计得较宽以避免性能下降 对于 NAND 门， NMOS 器件设计成 2 倍宽， PMOS器件不变
图5.8 两输入NAND 门的等效RC模型
CMOS组合逻辑门的设计. 11
S
PUN
VDD VDD 0 VDD CL VGS
D
D
S
0 VDD - VTn CL
(a) 利用NMOS和PMOS开关下拉一个节点 PDN
D
VDD 0 CL
VGS
VDD |VTp|
S
VDD
CL
S
D
(b) 利用NMOS和PMOS开关上拉一个节点
CMOS组合逻辑门的设计. 6
•
NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作
B = bi F = ( fi/bi ) = ( fi ) / B
路径分支努力
总路径努力
H = hi= gi fi = GFB
使路径延时最小的门努力
通过该路径的最小延时 •
h = NH
D = tp0 ( pj + N ( NH)/ )
对于逻辑链中的第i个门，可以得到其尺寸，
0 0 1 2
①代表很强的上拉；②和③的PUN较弱 ②和③之间的差别主要来自于内部节点int的状态
•
噪声容限与输入模式有关(例题5.2)
CMOS组合逻辑门的设计. 10
互补CMOS门的传播延时
• 传播延时也取决于输入模式
Rp
A B
Rp
1.
由低到高的翻转
2个P管都导通，延时为 0.69(Rp/2)CL 只有1个P管导通，延时为 0.69RpCL
Voltage, V
1.5 1
A=10, B=1
0.5 0
A=1, B=10
A=B=10
0 100 200 300 400
35
76 57
-0.5
A=1, B=10 A= 10, B=1
time, psec
估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数 据模式
CMOS组合逻辑门的设计. 12
CMOS组合逻辑门的设计. 15
例5.4 一个四输入互补CMOS NAND门
VDD
Out
GND
in1 in2 in3 in4
•
手工分析的目的不是要提供传播延时完全精确的预测，而是要给出 一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸
CMOS组合逻辑门的设计. 16
tp与扇入的关系
• 互补CMOS的缺点 – 晶体管数目为2N，明显增加了它的实现面积
•
•
逻辑功能
这条路径的最小延时决定每一级应当具有相同的门努力 • f1g1＝ f2g2＝…＝ fNgN
CMOS组合逻辑门的设计. 24
路径逻辑努力 路径的有效扇出(电气努力) 分支努力，考虑电路内部的逻辑扇出
G = gi F = CL/Cg1
b = (Con-path + Coff-path)/Con-path
路径分支努力：B = 1 (无分支)
总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4H = 1.9 根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93
门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60
– 互补CMOS门的传播延时随扇入数迅速增加
•
1250 1000 750 500 250 0 2 4 6 8 10 12 14 16
一个门的无负载本征延时在最坏情况下是扇入数的二次函数
tpHL
扇入的平方 函数
tpLH
扇入的线性 函数
注意：应该避免扇入大于或等于4
CMOS组合逻辑门的设计. 17
大扇入时的设计技术
(b)时序电路
5.1.2 静态CMOS设计
• 静态CMOS – 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上
– 同时在任何时候该门的输出即为该电路实现的布尔函数值
• 动态CMOS – 把信号值暂时存放在高阻抗电路节点的电容上 – 所形成的门比较简单且比较快速 – 对噪声敏感程度增加 • 本节讨论的静态电路类型的设计： – 互补CMOS – 有比逻辑(伪NMOS和DCVSL) – 传输管逻辑
合肥工业大学应用物理系
例5.3 延时取决于输入模式
3 2.5 2
A=B=10
2输入NAND门 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25m CL = 10 fF
输入数据模式 A=B=01 A=1, B=01 A= 01, B=1 延时(ps) 69 62 50
CMOS组合逻辑门的设计. 26
思考题5.2 确定反相器电路的尺寸
Out CL 1 2 3
CMOS组合逻辑门的设计. 27
5.2 CMOS逻辑门中的功耗
• • 器件尺寸——影响实际电容 输入和输出上升下降时间——决定了短路功耗
•
•
器件阈值和温度——影响漏电功耗
开关活动性 – 静态部分（只与逻辑电路拓扑结构有关）
3 A M3 B M4 2 A
F AB
0.5m/0.25m NMOS 0.75m /0.25m PMOS ① A，B :0→1 ② B=1，A:0→1 ③ A=1，B:0→1
D M2 S D M1 S Cint
1
weaker PUN
VGS2 = VA –VDS1 B VGS1 = VB
Rp A Rn B
Cint
2
Rn A
Cint
1
Rn A
CL 1
•
利用NAND实现比用NOR实现更好
CMOS组合逻辑门的设计. 14
扇入的考虑
R5 R6 R7 R8
A
R4 A
B
C
D
F CL
分布RC模型 (Elmore延时)
R3
B R2 C R1 D
C3 C2 C1
tpHL = 0.69 (R1· C1+(R1+R2) · C2 +(R1+R2+R3) · C3+(R1+R2+R3+R4) · CL) 注意：M1的电阻出现在所有项中，这使该器 件试图最小化延时的时候显得尤为重要 假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
CMOS组合逻辑门的设计. 20
组合电路中的性能优化
回顾：考虑性能反相器尺寸的确定 • • 对于一个驱动负载CL的反相器链，它的最优扇出为f＝(CL/Cin)1/N – N是反相器链的级数，Cin是该链中第一个门的扇入电容 反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )
把前面的方法延伸来解决复杂逻辑电路 • 复合门的基本延时公式： tp = tp0 ( p+gf/ ) – f为等效扇出，又称为电气努力 – p为该复合门和简单反相器的本征延时的比 – g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流 时它所表现出的输入电容比反相器大多少
CMOS组合逻辑门的设计. 21
例5.1 两输入NAND门
VDD A B
A 0 B 0 F 1
0
1
0 1
1
1 0
AB
A B A B
1 1
CMOS组合逻辑门的设计. 8
例5.2 CMOS复合门的综合
VDD B A
C
D
F D A ( B C )
A D B C
CMOS组合逻辑门的设计. 9
互补CMOS门的静态特性
• DC电压传输特性与数据输入模式有关
CL
charged
M3 M2 M1
charged CL
C2 discharged C1 discharged
C2 charged C1 charged
In1 01
延时取决于CL, C1和C2放电 所需要的时间
延时取决于CL放电所需要的 时间
CMOS组合逻辑门的设计. 19
4.
重组逻辑结构 – 可能降低对扇入的要求，从而减少门的延时
归一化的延时
5 4 3 2 1 0 0 1 2 3 4 5
•
扇出 f
CMOS组合逻辑门的设计. 23
复合门的路径延时
• 一条通过组合逻辑块的路径的总延时：
t p＝ t p, j
j1
N
fjgj t p0 pj j1
N
• •
运用第五章对反相器采用的类似步骤来决定这条路径的最小延时
– 只有当负载以扇出为主时放大尺寸才起作用
2. 逐级加大晶体管尺寸 – 降低了起主要作用的电阻，同时使得电容的增加保持在一定的范 围内 – 缺点：版图复杂
InN MN CL
分布RC线
M1 > M 2 > M3 > … > MN (最靠近输出的晶体管尺寸最小)
g 1 s1 i 1 f j s i＝ g b i j1 j
CMOS组合逻辑门的设计. 25
例5.6 确定组合逻辑延时最小时的尺寸
1 c CL 5
a
b
等效扇出：F = CL/Cg1 = 5 路径逻辑努力：G = 1 x 5/3 x 5/3 x 1 = 25/9
F(In1,In2,…InN)
PDN
下拉网络：每当F(In1,In2,…InN) = 0时，它 将提供一条在输出和GND之间的通路 由NMOS管构成
CMOS组合逻辑门的设计. 5
在构成PUN和PDN网络时应当记住以下几点： • • 晶体管可以看成是由其栅信号控制的开关 PDN 由 NMOS 器件构成，而 PUN 由 PMOS 器件构成。理由是 NMOS 管产生“强零”而PMOS管产生“强1” VDD
半导体集成电路基础
第5章 组合 逻辑电路设计
合肥工业大学 电子科学与应用物理学院
本章重点
• 深入讨论 CMOS逻辑系列 ——静态和动态、传输晶体管、无比和有 比逻辑
•
•
优化逻辑门的面积、速度、能量或稳定性
低功耗高性能的电路设计技术
CMOS组合逻辑门的设计. 2
5.1.1 引言
• • 组合电路(非再生电路)的特点 时序电路(再生电路)的特点 Output = f(In)
A B
A A B (a) 串联 (b) 并联 B
A B
PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作 • PUN和PDN 是对偶网络
•
•
互补门在本质上是反相的 (NAND, NOR, XNOR)
实现一个具有N个输入的逻辑门所需要的晶体管数目为2N
CMOS组合逻辑门的设计. 7
Combinational Logic Circuit
Output = f(In, Previous In)
In Out
Combinational Logic Circuit
Out
In
State
(a)组合电路 • 评价一个逻辑门的设计指标 – 不同的应用会有不同的重点指标
CMOS组合逻辑门的设计. 3
CMOS组合逻辑门的设计. 4
5.1.3 互补CMOS
概念：
• 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合
•
•
PUN和PDN网络是以相互排斥的方式构成的
在稳定状态时输出节点总是一个低阻节点
VDD
由PMOS管构成
In1 In2 InN In1 In2 InN PUN
上拉网络：每当F(In1,In2,…InN) = 1时，它 将提供一条在输出和VDD之间的通路
CMOS组合逻辑门的设计. 18
In3 In2 In1
M3
M2 M1
C3
C2
C1
3.
重新安排输入 – 关键信号和关键路径的概念 – 把关键路径上的晶体管靠近门的输出端可以提高速度
critical path 01 In1 In2 In3 1 1 critical path
In3 In2
1
1
M3 M2 M1
例5.5 复合门的逻辑努力
B 4 4
A B
A A A
2 B
2
A B
2
Awk.baidu.com
A
A B 2
1
2
A
1
B
1
Cg=3Cunit
Cg=4Cunit gNAND=4/3，gNOR＝5/3
Cg=5Cunit
CMOS组合逻辑门的设计. 22
延时与扇出的关系
7
6
• • •
直线的斜率就是该门的逻辑努力 它与纵轴的交点就是本征延时 可以通过调整等效扇出 (调整晶体 管尺寸 )或通过选择具有不同逻辑 努力的逻辑门来调整延时 门努力: h = fg
思考题5.1 确定互补CMOS门中晶体管的尺寸
B A 2 6
4 12 4 12 6 2 2C 2
C
D 2 A D 1 B
OUT D A B C
CMOS组合逻辑门的设计. 13
•
确定NAND和NOR门中晶体管的尺寸 Rp 1 A Rn 2 B B Rp 1 CL 2 B 2 Rp
Rn A Rn B
CL
2.
Cint
由高到低的翻转
2个N管都导通，延时为 0.69(2Rn)CL
• •
增加串联的器件会使电路变慢，因而器件 必须设计得较宽以避免性能下降 对于 NAND 门， NMOS 器件设计成 2 倍宽， PMOS器件不变
图5.8 两输入NAND 门的等效RC模型
CMOS组合逻辑门的设计. 11
S
PUN
VDD VDD 0 VDD CL VGS
D
D
S
0 VDD - VTn CL
(a) 利用NMOS和PMOS开关下拉一个节点 PDN
D
VDD 0 CL
VGS
VDD |VTp|
S
VDD
CL
S
D
(b) 利用NMOS和PMOS开关上拉一个节点
CMOS组合逻辑门的设计. 6
•
NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作
B = bi F = ( fi/bi ) = ( fi ) / B
路径分支努力
总路径努力
H = hi= gi fi = GFB
使路径延时最小的门努力
通过该路径的最小延时 •
h = NH
D = tp0 ( pj + N ( NH)/ )
对于逻辑链中的第i个门，可以得到其尺寸，
0 0 1 2
①代表很强的上拉；②和③的PUN较弱 ②和③之间的差别主要来自于内部节点int的状态
•
噪声容限与输入模式有关(例题5.2)
CMOS组合逻辑门的设计. 10
互补CMOS门的传播延时
• 传播延时也取决于输入模式
Rp
A B
Rp
1.
由低到高的翻转
2个P管都导通，延时为 0.69(Rp/2)CL 只有1个P管导通，延时为 0.69RpCL
Voltage, V
1.5 1
A=10, B=1
0.5 0
A=1, B=10
A=B=10
0 100 200 300 400
35
76 57
-0.5
A=1, B=10 A= 10, B=1
time, psec
估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数 据模式
CMOS组合逻辑门的设计. 12
CMOS组合逻辑门的设计. 15
例5.4 一个四输入互补CMOS NAND门
VDD
Out
GND
in1 in2 in3 in4
•
手工分析的目的不是要提供传播延时完全精确的预测，而是要给出 一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸
CMOS组合逻辑门的设计. 16
tp与扇入的关系
• 互补CMOS的缺点 – 晶体管数目为2N，明显增加了它的实现面积
•
•
逻辑功能
这条路径的最小延时决定每一级应当具有相同的门努力 • f1g1＝ f2g2＝…＝ fNgN
CMOS组合逻辑门的设计. 24
路径逻辑努力 路径的有效扇出(电气努力) 分支努力，考虑电路内部的逻辑扇出
G = gi F = CL/Cg1
b = (Con-path + Coff-path)/Con-path
路径分支努力：B = 1 (无分支)
总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4H = 1.9 根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93
门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60
– 互补CMOS门的传播延时随扇入数迅速增加
•
1250 1000 750 500 250 0 2 4 6 8 10 12 14 16
一个门的无负载本征延时在最坏情况下是扇入数的二次函数
tpHL
扇入的平方 函数
tpLH
扇入的线性 函数
注意：应该避免扇入大于或等于4
CMOS组合逻辑门的设计. 17
大扇入时的设计技术
(b)时序电路
5.1.2 静态CMOS设计
• 静态CMOS – 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上
– 同时在任何时候该门的输出即为该电路实现的布尔函数值
• 动态CMOS – 把信号值暂时存放在高阻抗电路节点的电容上 – 所形成的门比较简单且比较快速 – 对噪声敏感程度增加 • 本节讨论的静态电路类型的设计： – 互补CMOS – 有比逻辑(伪NMOS和DCVSL) – 传输管逻辑
合肥工业大学应用物理系
例5.3 延时取决于输入模式
3 2.5 2
A=B=10
2输入NAND门 NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25m CL = 10 fF
输入数据模式 A=B=01 A=1, B=01 A= 01, B=1 延时(ps) 69 62 50
CMOS组合逻辑门的设计. 26
思考题5.2 确定反相器电路的尺寸
Out CL 1 2 3
CMOS组合逻辑门的设计. 27
5.2 CMOS逻辑门中的功耗
• • 器件尺寸——影响实际电容 输入和输出上升下降时间——决定了短路功耗
•
•
器件阈值和温度——影响漏电功耗
开关活动性 – 静态部分（只与逻辑电路拓扑结构有关）
3 A M3 B M4 2 A
F AB
0.5m/0.25m NMOS 0.75m /0.25m PMOS ① A，B :0→1 ② B=1，A:0→1 ③ A=1，B:0→1
D M2 S D M1 S Cint
1
weaker PUN
VGS2 = VA –VDS1 B VGS1 = VB
Rp A Rn B
Cint
2
Rn A
Cint
1
Rn A
CL 1
•
利用NAND实现比用NOR实现更好
CMOS组合逻辑门的设计. 14
扇入的考虑
R5 R6 R7 R8
A
R4 A
B
C
D
F CL
分布RC模型 (Elmore延时)
R3
B R2 C R1 D
C3 C2 C1
tpHL = 0.69 (R1· C1+(R1+R2) · C2 +(R1+R2+R3) · C3+(R1+R2+R3+R4) · CL) 注意：M1的电阻出现在所有项中，这使该器 件试图最小化延时的时候显得尤为重要 假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
CMOS组合逻辑门的设计. 20
组合电路中的性能优化
回顾：考虑性能反相器尺寸的确定 • • 对于一个驱动负载CL的反相器链，它的最优扇出为f＝(CL/Cin)1/N – N是反相器链的级数，Cin是该链中第一个门的扇入电容 反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )
把前面的方法延伸来解决复杂逻辑电路 • 复合门的基本延时公式： tp = tp0 ( p+gf/ ) – f为等效扇出，又称为电气努力 – p为该复合门和简单反相器的本征延时的比 – g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流 时它所表现出的输入电容比反相器大多少
CMOS组合逻辑门的设计. 21
例5.1 两输入NAND门
VDD A B
A 0 B 0 F 1
0
1
0 1
1
1 0
AB
A B A B
1 1
CMOS组合逻辑门的设计. 8
例5.2 CMOS复合门的综合
VDD B A
C
D
F D A ( B C )
A D B C
CMOS组合逻辑门的设计. 9
互补CMOS门的静态特性
• DC电压传输特性与数据输入模式有关
CL
charged
M3 M2 M1
charged CL
C2 discharged C1 discharged
C2 charged C1 charged
In1 01
延时取决于CL, C1和C2放电 所需要的时间
延时取决于CL放电所需要的 时间
CMOS组合逻辑门的设计. 19
4.
重组逻辑结构 – 可能降低对扇入的要求，从而减少门的延时
归一化的延时
5 4 3 2 1 0 0 1 2 3 4 5
•
扇出 f
CMOS组合逻辑门的设计. 23
复合门的路径延时
• 一条通过组合逻辑块的路径的总延时：
t p＝ t p, j
j1
N
fjgj t p0 pj j1
N
• •
运用第五章对反相器采用的类似步骤来决定这条路径的最小延时