触发器及时序逻辑电路
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触发器及时序逻辑电路
Q
D
Q
J
Q4
Q
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Fd Q
Rd
Q Rd
Q Rd K
a)
Q3
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1
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b) 图14-4 例14-3图
Q
J
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Rd
1 CP 1
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触发器及时序逻辑电路
例14-4
分析图14-5电路实现何种逻辑功能，其 中 X是控制端，对X=0和X=1分别分析，假定 初始状态为Q2=1，Q1=1。
触发器及时序逻辑电路
置数脉冲
S1 SRG4（1）
CP
A
B
C
&
&
&
A1
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(加数)
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CP
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进位触发器C
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送数脉冲
B1
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(被加数)
移位脉冲
触发器及时序逻辑电路
SRG4(3)
高 &
K2 =1
CP
X
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4)由真值表可知，当X=0时，是同步三进制加法计数器；当X=1时，
触发器及时序逻辑电路
例14-5 CMOS器件CC40161；TTL器件T1161、T4161及国外件
Q
Q2
1
X
= 1
J1
Q1
1 K1
Q1
= 1
J2
Q2
1 K2
Q2
Rd CP
触发器及时序逻辑电路
解 从图14-5可见,X是控制端,CP是时钟脉冲输入端,无数据 输入端,该时序电路
属于计数器.对其功能分析如下: 1)时钟方程CP1=CP2=CP, 是同步工作方式。 2）驱动方程为：J1 =X + Q2 K1 =1 ； J2 =X + Q1 3）列状态转换表如表14-1所示。
是同步三进制减法计数器。无效状态Q2 Q1 =11在上述两种情况下只需一 个CP就进入有效状态，因而能自启动。总之，该时序电路 是同步三进制 可逆计数器，并且能自启动。
触发器及时序逻辑电路
解 1）由表14-2可见，CC40161（ CC40160）的Cr可直接进行复位操作，
与CP信号无关，这与教材上介绍的T1161 （ T4161、CC40162、CC40 163）需在CP控制下复位，即同步复位有所不同（其他功能相同）。 利用Cr端的功能，采用复位法可构成六进制计数器如图14-6a所示。采 用同样的方法可构成十、十二进制计数器，只要将与非门的输入端分别 接至10、12所对应的状态输出端即可。图略。 2）用低位（片1）的进位输出端C1连接高位（片2）的使能端EP2、 ET2， 两片的CP共同。清零后第15个CP有效边沿到来时，C1输出为1， EP2=ET2 =1， 片（2）进入计数状态，当第16个CP到来时，片（1）复位归零，片（2）记1个 输入脉冲，完成一个进位 过程。两个4位二进制计数器级联构成的8位二进制计 数器如图14-6所示。 3）采用进位输出置数法构成一个183进制计数器。将两个芯片的进位输 出端通过一个与与非门产生LD所需的置数脉冲，预置数N=256-183=73，将73 所对应的输入信号端接高电平1，其余输入端接低电平0，即将1A（2O）、 1D （23 ）、 2C（26）接高电平，其余接地，如图14-7所示。
触发器及时序逻辑电路
例14-1
图14-1是由两个4位左移位寄存器A、B （均由维持阻塞D触发器组成）、“与门”C 和JK触发器FD组成。A寄存器的初始状态为 Q3Q2Q1Q0=1010，B寄存器的初始状态为 Q3Q2Q1Q0=1011， FD的初态QD=0，试画出 在CP作用下图中Q3A、 Q3B、 YC、 QD的波形。
触发器及时序逻辑电路
例14-3 现有两个D触发器，两个JK触发器。其逻辑符号如图14-4a
所示。用它们组成异步4位二进制加法计数器，试画出正确 的连接线路图。
解：首先要把D，JK触发器连成计数形式的T`触发器,即 Qn+1=D=Qn；而J=K=1。其次D触发器的CP脉冲无圆圈是上升 沿触发，当前一级的Q从1→0进位时应取Q为进位CP端，而JK 触发器的CP脉冲有圆圈是下降沿触发，应接前一级的Q段端。 再次，置“0”端，有圆圈平时接高电平“1”，无圆圈的应该低电 平“0”才能正常工作。连接图如图14-4b所示。
触发器及时序逻辑电路
解 移位寄存器B的Q3B接DOB，数码在CP 作用下不
断地循环，Q3B的状态依次为101110111….。移位寄存 器A的输入状态 DOA= Q3A Q3B，根据给定的初态值，在 CP的作用下，Q3A的状态依次是101010101…。 YC的 波形由Q3A与 Q3B相“与”后决定。触发器FD是下降沿触发 的JK触发器， QD的波形将随YC的状态变化，并滞后YC 的波形半个CP周期。所求波形如图
14-2所示。
触发器及时序逻辑电路
QD
J YC
&
Q3
DO
A
FD
CP
K
CQ3ຫໍສະໝຸດ DBO图14-1 例14-1 图
1
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Q
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图14-2 例14-1解图 触发器及时序逻辑电路
例 14-2
图14-3是 由三个移位寄存器SRG4（1）、 SRG4（2）、SRG4（3）和一个全加器 （包括进位触发器C）构成的串行加法器， 它可实现两个4位二进制数相加，试分析 其工作过程。
&
&
输
出
&
&低
取数脉冲
解 4位二进制串行加法计数器的工作过程如下：
1）进行运算之前，先将各寄存器、触发器清零。 2）令SRG4（1）、SRG4（2）处于并行输入状态
即 S1= S2 =1，利用送数脉冲将加数A3 A2 A1 A0 和被加数B3 B2 B1 B0分别送入相应的寄存器中。 3）令SRG4（1）、SRG4（2）、 SRG4（3 ）中 S1=0、 S2 =1，寄存器处于右移状态，在移位脉 冲作用下， SRG4（1）、SRG4（2）中的数据逐 位右移（低位在前，高位在 后）至全加器，并在 全加器中逐位相加。 4）每次相加结果，本位和SI存入寄存器SRG4（3 ） 中，进位位存入进位触发器C中，供下一位相加时 使用。 5）4位数据逐拍加完后，最后结果用取数脉冲由 SRG4（3）中取出。需注意的是 ，计算结果的最 高位由进位触发器C的输出端Q取出。
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b) 图14-4 例14-3图
Q
J
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1 CP 1
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触发器及时序逻辑电路
例14-4
分析图14-5电路实现何种逻辑功能，其 中 X是控制端，对X=0和X=1分别分析，假定 初始状态为Q2=1，Q1=1。
触发器及时序逻辑电路
置数脉冲
S1 SRG4（1）
CP
A
B
C
&
&
&
A1
A2
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(加数)
S2
1
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器
CI-1
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S1 SRG4（2）
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A
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1
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进位触发器C
R CP
送数脉冲
B1
B2
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(被加数)
移位脉冲
触发器及时序逻辑电路
SRG4(3)
高 &
K2 =1
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X
Q1
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K2 =1
J1 =X + Q2
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4)由真值表可知，当X=0时，是同步三进制加法计数器；当X=1时，
触发器及时序逻辑电路
例14-5 CMOS器件CC40161；TTL器件T1161、T4161及国外件
Q
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1
X
= 1
J1
Q1
1 K1
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= 1
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Q2
1 K2
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Rd CP
触发器及时序逻辑电路
解 从图14-5可见,X是控制端,CP是时钟脉冲输入端,无数据 输入端,该时序电路
属于计数器.对其功能分析如下: 1)时钟方程CP1=CP2=CP, 是同步工作方式。 2）驱动方程为：J1 =X + Q2 K1 =1 ； J2 =X + Q1 3）列状态转换表如表14-1所示。
是同步三进制减法计数器。无效状态Q2 Q1 =11在上述两种情况下只需一 个CP就进入有效状态，因而能自启动。总之，该时序电路 是同步三进制 可逆计数器，并且能自启动。
触发器及时序逻辑电路
解 1）由表14-2可见，CC40161（ CC40160）的Cr可直接进行复位操作，
与CP信号无关，这与教材上介绍的T1161 （ T4161、CC40162、CC40 163）需在CP控制下复位，即同步复位有所不同（其他功能相同）。 利用Cr端的功能，采用复位法可构成六进制计数器如图14-6a所示。采 用同样的方法可构成十、十二进制计数器，只要将与非门的输入端分别 接至10、12所对应的状态输出端即可。图略。 2）用低位（片1）的进位输出端C1连接高位（片2）的使能端EP2、 ET2， 两片的CP共同。清零后第15个CP有效边沿到来时，C1输出为1， EP2=ET2 =1， 片（2）进入计数状态，当第16个CP到来时，片（1）复位归零，片（2）记1个 输入脉冲，完成一个进位 过程。两个4位二进制计数器级联构成的8位二进制计 数器如图14-6所示。 3）采用进位输出置数法构成一个183进制计数器。将两个芯片的进位输 出端通过一个与与非门产生LD所需的置数脉冲，预置数N=256-183=73，将73 所对应的输入信号端接高电平1，其余输入端接低电平0，即将1A（2O）、 1D （23 ）、 2C（26）接高电平，其余接地，如图14-7所示。
触发器及时序逻辑电路
例14-1
图14-1是由两个4位左移位寄存器A、B （均由维持阻塞D触发器组成）、“与门”C 和JK触发器FD组成。A寄存器的初始状态为 Q3Q2Q1Q0=1010，B寄存器的初始状态为 Q3Q2Q1Q0=1011， FD的初态QD=0，试画出 在CP作用下图中Q3A、 Q3B、 YC、 QD的波形。
触发器及时序逻辑电路
例14-3 现有两个D触发器，两个JK触发器。其逻辑符号如图14-4a
所示。用它们组成异步4位二进制加法计数器，试画出正确 的连接线路图。
解：首先要把D，JK触发器连成计数形式的T`触发器,即 Qn+1=D=Qn；而J=K=1。其次D触发器的CP脉冲无圆圈是上升 沿触发，当前一级的Q从1→0进位时应取Q为进位CP端，而JK 触发器的CP脉冲有圆圈是下降沿触发，应接前一级的Q段端。 再次，置“0”端，有圆圈平时接高电平“1”，无圆圈的应该低电 平“0”才能正常工作。连接图如图14-4b所示。
触发器及时序逻辑电路
解 移位寄存器B的Q3B接DOB，数码在CP 作用下不
断地循环，Q3B的状态依次为101110111….。移位寄存 器A的输入状态 DOA= Q3A Q3B，根据给定的初态值，在 CP的作用下，Q3A的状态依次是101010101…。 YC的 波形由Q3A与 Q3B相“与”后决定。触发器FD是下降沿触发 的JK触发器， QD的波形将随YC的状态变化，并滞后YC 的波形半个CP周期。所求波形如图
14-2所示。
触发器及时序逻辑电路
QD
J YC
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CQ3ຫໍສະໝຸດ DBO图14-1 例14-1 图
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Q3A
Q3B
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图14-2 例14-1解图 触发器及时序逻辑电路
例 14-2
图14-3是 由三个移位寄存器SRG4（1）、 SRG4（2）、SRG4（3）和一个全加器 （包括进位触发器C）构成的串行加法器， 它可实现两个4位二进制数相加，试分析 其工作过程。
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取数脉冲
解 4位二进制串行加法计数器的工作过程如下：
1）进行运算之前，先将各寄存器、触发器清零。 2）令SRG4（1）、SRG4（2）处于并行输入状态
即 S1= S2 =1，利用送数脉冲将加数A3 A2 A1 A0 和被加数B3 B2 B1 B0分别送入相应的寄存器中。 3）令SRG4（1）、SRG4（2）、 SRG4（3 ）中 S1=0、 S2 =1，寄存器处于右移状态，在移位脉 冲作用下， SRG4（1）、SRG4（2）中的数据逐 位右移（低位在前，高位在 后）至全加器，并在 全加器中逐位相加。 4）每次相加结果，本位和SI存入寄存器SRG4（3 ） 中，进位位存入进位触发器C中，供下一位相加时 使用。 5）4位数据逐拍加完后，最后结果用取数脉冲由 SRG4（3）中取出。需注意的是 ，计算结果的最 高位由进位触发器C的输出端Q取出。