第五章 锁存器和触发器(b)

1R
1 SA 1S B 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
4Q
NC 1S 1R EN 1R 1S VSS (b) CC4044 的引脚图
1S
多输入端 与逻辑
EN＝1时工作 EN＝0时禁止
4. 基本SR锁存器的应用举例
1）4位数码寄存器 1 清零过程 2 置数过程
D1 D1 D3
D3
0 0
D2
D2
0
0
D0
CR LD
D0
2) 运用基本SR锁存器消除机械开关触 点抖动引起的脉冲输出。
+5V 100k A S B 100k +5V R ≥ 1 S 1 74HCT00 2 ≥ Q 1
S R Q
5. 逻辑门控SR锁存器
电路结构
R G4 & Q4 G2 ≥1 Q
简单SR锁存器
Qn
R
Q
n
G4 & Q4
G2 ≥1 Q
0
1
Set Reset
E ≥1 & S G3 Q3 G1
Q
0* 0*
* E回到低电平后状态不定
例：画出逻辑门控SR触发器的输出波形 。 Set E R S Q
Q
Reset 保持 使输出全为0
0
10 00
0 0
1 1
1
E撤去后 状态不定
逻辑门控SR锁存器
主 要 特 点 空 翻
D
74HC/HCT74的功能表 输 RD H L L 入 CP × × × CP ↑ ↑ 输 出 D × × × D L H Q Q H L L H H H Qn+1 L H H L
S C1 1D R S C2 2D R
国标逻辑符号
1Q 1Q 2Q 2Q
置位 复位 禁止
SD L H L H H
H H
第五章 锁存器和 触发器
双稳态存储单元电路 锁存器 触发器的电路结构和工作原理 触发器的逻辑功能

组合逻辑电路 逻 辑 电 路 时序逻辑电路
现时的输出仅取 决于现时的输入
除与现时输入有 关外还与原状态 有关
锁存器 触发器
Latch
Flip-Flop
锁存器和触发器
共同点： 输出有两种可能的状态：0(0态）、1（1态） 输出状态不只与现时的输入有关，还与原来 的输出状态有关-是最简单的时序逻辑电路 具有有记忆功能，能存储1位二进制数
D1
1 1D C1 C1
„
„
D7
1 1D C1 C1
„
LE
1
1 E Q0 E Q1 „ „ E Q7
OE 1
74HC/HCT373的功能表
输出使能 工作模式 输 入 Dn
锁存使能
使能和读锁存 器 （传送模式）
锁存和读锁存 器 锁存和禁止输 出
OE L L L
L H
LE
内部锁存器 状 态
输 出 Qn
1
1
0
0 1 1 1
电路结构图
1 0
1 0 -?
RD 0 0 0 0 1 1
1 1
SD 0 0 1 1 0 0
1 1
Qn 0 1 0 1 0 1
0 1
Qn+1 0 1 1 1 0 0
0* 0*
1 0
0 0
-?
电路结构图
EWB仿真
功能表
约束条件:SDRD＝0，亦即不允许输入SD＝RD＝1。
功能表
RD 0 0 0 SD 0 0 1 Qn 0 1 0 Qn+1 0 不变 1 1
国标逻辑符号 控制关联
E ≥1 & S G3 Q3 G1
R E
Q
1R C1 1S
Q
S
Q
SD E S RD E R
使能信号控制门电路
Q n 1 R D Q n S D S D R D 0 约 束 条 件
工作原理
请结合原理图纠正表中的错误!!!
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。
由CP信号上升沿到达前瞬间的D信号决定
2. 典型集成电路
74HC/HCT74 中D触发器的逻辑图
Q4= D Q1 = D Qn+1=Qn
建立时间: D对E↓的最小提前量 保持时间:E ↓后D应保持的最小时间
D E Q
tSU tW TpLH
tH TpHL
传输延迟时间:D和E共同作用后,输出响应的最大延迟时间 脉冲宽度:为保证D正确传送到输出,E的高 电平需持续的最小宽度
4. 典型集成电路
74HC/HCT373 八D锁存器
D0
1 1D C1 C1
0
0 0
电路结构图
0
0 1
RD 0 0 0
SD 0 0 1
Qn 0 1 0
Qn+1 0 1 1
1 1 0
电路结构图
0
1 1
RD 0 0 0 0
SD 0 0 1 1
Qn 0 1 0 1
Qn+1 0 1 1 1
1
0 0
电路结构图
1
0 0
RD 0 0 0 0 1
SD 0 0 1 1 0
Qn 0 1 0 1 0
G2 1
Q
5.1.2 双稳态存储单元电路
G1 1
反馈
Q
G2 1
Q
电路有两个互补的输出端 Q端的状态定义为电路输 出状态。
电路具有记忆1位二进制数据的功能
5.2
锁存器
5.2.1 SR锁存器
两个或非门或两个与非门交叉耦合构成
反馈
1.1.用或非门构成的基本SR锁存器 器 用或非门构成的基本SR锁存 Reset 复位端或置０端
CP
5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 1. 电路结构
主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
D C
主锁存器
G1 1 Q
C
从锁存器
1 G3 Q Q
TG1 TG C C
TG3 TG C C
TG2 TG C
TG4 TG C
1 G2
Q C
1 G4 1
TG2和TG3的工作状态相同
0
1 0
*
0 1
*
0
状态转换图
功能表主要用于时序/组合逻辑电路功能分析
激励表主要用于时序逻辑电路的设计
波形图
反映触发器输入信号变化和输出状态变化之间对应 关系的图形称为波形图
置1 置0
S R Q Q
2. 用与非门构成的基本SR锁存器
电路组成和工作原理
低电平有效置位端 不变 0 1 不定 低电平有效复位端 1* 约束条件:SD RD 1
0 0 0* 0*
A. 圆圈表示触发器的稳定 状态 B. 圈内的数值0或1表示输 出状态 C. 带箭头的连线表示状态 的转换方向 D. 连线旁的标注表示转换 的条件
激励表（或称驱动 表）
由已知的触发器的现态Qn和 次态Qn+1的取值来确定输入 信号的取值关系
Qn～ Qn+1 SD RD 0 ～0 0 ～1 1 ～0 1 ～1
RD SD Qn+1
0 0 1 1 0 1 0 1 不变 置1 置0 不定
0 1 1 1 1
1 0 0 1 1
1 0 1 0 1
置1 1
0 置0 0 0* 不定 0*
功能简表
特性方程
RD 0 0 0 0 1 1 1 1 SD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 0* 0*
（1）E＝1期间接收输入信号，E＝0时状态保持不 变，与基本RS触发器相比，对触发器状态的转变增 加了控制。 （2）R、S之间有约束。不能允许出现R和S同时为1 的情况，否则会使触发器处于不确定的状态。
在E信号的有效电平期间,如果输入信号多次变化,则 输出状态也将多次翻转.
5.2.2 D 锁存器
1. 逻辑门控D锁存器
电 路 结 构 和 工 作 原 理
输入端 激励端
互补
输出端
电路结构图
逻辑符号 Set 置位端或置１端
Q=1, Q =0时，称触发器处于1态
Q=0， =1时，称触发器处于0态 Q
现态
RD
0 0 0 1 1
SD
0
Qn
0
次态 Qn+1 0
0
0
电路结构图
RD 0 0
0 1 1
SD 0 0
Qn Qn+1 0 0 1 1
状态转换图
wk.baidu.com
激励表（或称驱动 表）
波形图
R
S
Q
Q
置1 保持 置1 置0 置1 不允许 置1
逻辑符号 电路结构图
Q n 1 R D Q n S D S D R D 0 约 束 条 件
功能表
Q n1 R Q n S D D S D RD 1约束条件
Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
CP↑后
工作原理： (2) CP由0跳变到1 :
CP↑前
特性方程: Qn+1=D
主锁存器 C D TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
C =0，C=1，
具有直接置1、直接置0，正边沿触发的D功能触发器
5.3.2 维持阻塞触发器
1. 电路结构与工作原理
G1 & Q1
响应输入D和 置0维持线 CP信号
CP
& G2
Q2 S
G5 &
Q
根据 S R 确定 触发器的状态
G3 Q3 R &
&
C G6
Q
D
& G4
Q4
2、工作原理
CP = 0
G1 & 1
Q1 D Q21 S G5 &
H H L
L ×
L H L*
H* ×
L H L
H ×
L H L
H 高阻
H
×
×
×
高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
5.3 触发器的电路结构和工作原理 1. 锁存器与触发器
E E
CP
锁存器在E的高(低)电平期间 对信号敏感
触发器在CP的上升沿(下降 沿)对信号敏感
在VerilogHDL中对锁存器与 触发器的描述语句是不同的
3. 集成基本SR锁存器
3S
VCC 4S 4R 16 15 14 4Q 3SA 3SB 3R 3Q 12 11 10 9 VDD 4S 4R 16 15 14 1Q 2R 2S 3Q 2Q
13
13
12
11
10
9
74LS279 1 2 3 4 5 6 7 8 1 2 3
CC4044 4 5 6 7 8
CP
C
2. 由传输门组成的CMOS边沿D触发器
工作原理：
C 主锁存器 TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
(1) CP=0时:
D
C =1，C=0，
C CP 1 C
TG2 TG C
TG4 TG C
1 G2
Q
1 G4
TG1导通，TG2断开——输入信号D 送入主锁存器。
电路中存在反馈
锁存器和触发器
不同点：
锁存器---对脉冲电平敏感的 存储电路，在特定输入脉冲 电平作用下改变状态。
E
E
触发器---对脉冲边沿敏感的存 储电路，在时钟脉冲的上升沿 CP 或下降沿的变化瞬间改变状态。 CP
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
介稳态
G1 1
Q
稳态 0
稳态 1
Qn+1 0 1 1 1 0
0
1 1
电路结构图
1
1 0
0
0 1
RD 0 0 0 0 1 1
SD 0 0 1 1 0 0
Qn Qn+1 0 0 1 1 0 1 1 1 0 0 1 0
电路结构图
1
RD 0 0 0
0 0
SD 0 0 1 1 0 0 1
Qn 0 1 0 1 0 1 0
Qn+1 0 1 1 1 0 0 0
逻辑电路图
R E 1 ≥1 D S
D
G4 Q4 &
G2 ≥1 Q
国标逻辑符号
D
G5
1D C1
Q
E
Q
D
& Q3 G3 G1
Q
逻辑功能 D锁存器的功能表
R=D G4 & Q4 E 1 & Q3 D S= D G 3 ≥1 G1 Q G2 ≥1 Q
E 0 1 1
D × 0 1
Q
Qn
不变 1 0
功能 保持 置0 置1
G5
不 变
0 1
E=0 E=1
不变 D=0 D=1 S =0 R=1
Q=0
S =1 R=0
Q=1
2. 传输门控D锁存器
(a) 电路结构
C D TG1 C C
C
(b) E=1时
G1 1
(c) E=0时
TG2导通， TG1断开 Q 不变
D TG
1 TG 2
Q
TG1导通， TG2断开 Q=D
D G1 1 TG 1TG Q
C
。
C TG1 ≥1 G1 TG3 TG C C TG4 TG C ≥1 G3 1 1 Q Q
D
1
1
TG C
CP
1 1 1
C C C
TG2 TG C
≥1 G2
≥1 G4
RD SD
74HC/HCT74的逻辑符号和功能表 表示状态在上升沿变化 控制关联
1S 1C D 1D P 1R D 2S 2C D 2D P 2R
Q n 1 R D Q n S D S D R D 0 约 束 条 件
状态转换图
RD 0 0 0 SD 0 0 1 Qn 0 1 0
状态转换图是以图形方式表示 触发器状态转换规律的方法
Qn+1 0 1 1
0
1 1 1 1
1
0 0 1 1
1
0 1 0 1
1
TG2
C
G1 1
Q
1 G3 1 C G4 G2 1
Q C
2
1 G2
Q
1 G2
Q
E
(c) 工作波形
C D TG
1
TG C C
2
G1 1 TG TG 1 C
Q
D E Q
Q
E
G3 1
C
G4 G2 1 C
Q
3. D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。