SOC基础教程4-1 时序逻辑(1.5学时)

负锁存器 (CLK= 0 选择 输入 选择D输入 输入)
Negative Latch D G CLK Q Out
高电平透明锁存器
低电平透明锁存器
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基于Latch的时序电路 基于Latch的时序电路 Latch
N latch is transparent when φ = 0
φ
P latch is transparent when φ = 1
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CMOS Schmitt触发 Schmitt触发
VDD
M2 Vin X
M4 Vout
M1
M3
利用正反馈来调节前级电路的翻转电平
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单稳态电路
单稳态电路是每当其静止状态受到一个脉冲或一个翻转事件触发时 就产生一个宽度确定的脉冲的电路. 就产生一个宽度确定的脉冲的电路.
输入翻转触发一个单脉冲
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9
什么是时序逻辑
Inputs COMBINATIONAL LOGIC Current State Registers Q D Next state Outputs
CLK
通用有限状态机FSM,由组合逻辑和寄存器组成,由寄存器保持系统的状态. ,由组合逻辑和寄存器组成,由寄存器保持系统的状态. 通用有限状态机 FSM的输出取决于当前输入和当前状态.它的下一状态由当前状态和当前输入决定并送 的输出取决于当前输入和当前状态. 的输出取决于当前输入和当前状态 到寄存器的输入.在时钟的上升沿,下一状态被复制到寄存器的输出( 到寄存器的输入.在时钟的上升沿,下一状态被复制到寄存器的输出(在一段传播延时 之后),然后又开始新一轮的循环.寄存器随后将不理会输入信号的变化, ),然后又开始新一轮的循环 之后),然后又开始新一轮的循环.寄存器随后将不理会输入信号的变化,直到下一个 时钟上升沿. 时钟上升沿.
N Latch
Logic
P Latch
Logic
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基于MUX的Latch 基于MUX的 MUX
负锁存器 (CLK= 0 选择 输入 选择D输入 输入) 正锁存器 (CLK= 1 选择 输入 选择D输入 输入)
1 D 0
Q D
0 1
Q
CLK
CLK
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基于MUX的Latch的晶体管实现 基于MUX的Latch的晶体管实现 MUX
扇出应小于等于4
5
Review(5) Review(
降低大扇入电路的延时的方法
– 逐级加大晶体管的尺寸 – 调整晶体管顺序,关键路径上的晶体管靠近输 出 – 优化逻辑结构,减少扇入的个数
6
Review(6) Review(
影响静态CMOS组合逻辑电路功耗的因素
– 电压摆幅 – 物理电容 – 翻转概率
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时序参数
I2
T2
I3 QM
I5
T4
I6
Q
D
I1
T1
I4
T3
CLK
tsetup = tpI1 + tpT1 + tpI3 + tpI2, 保证了在传输门T2两端的节点电压值相等 tc2q = tpT3 + tpI6 thold = 0
22ቤተ መጻሕፍቲ ባይዱ
降低时钟负载
CLK D CLK
T1 CLK
I1 I2
T2 CLK
时序逻辑
1
Review( Review(1)
组合逻辑电路:当前的输出只与当前的输 入有关. 静态互补CMOS组合逻辑电路用NMOS做PDN, PMOS做PUN
–NMOS管产生"强零"而PMOS器件产生"强1"
2
Review(2) Review(
如何构建静态CMOS组合逻辑电路 如何构建静态CMOS组合逻辑电路 CMOS
8
引言
组合逻辑电路的特点是,假设有足够的时间使逻 辑门稳定下来,那么逻辑功能块的输出就只与当 前输入值有关. 然而事实上所有真正有用的系统都需要能保存状 态信息,这就产生了另一类电路,称为时序逻辑 电路.在这些电路中,输出不仅取决于当前的输 入值,也取决于原先的输入值.换言之,一个时 序电路能记住该系统过去的一些历史,即它具有 记忆功能.
稳定状态下无电源地直流通路
4
Review(4) Review(
影响静态CMOS组合逻辑电路性能的几个 因素
– 延时和输入方式有关
当输入A=B=1→0变化时,延时最小 当输入A= 1→0, B=1变化时,延时最大
– 延时随着扇入个数的增多而快速上升
避免扇入大于或等于4的情况
– 延时随着扇出数的增多而线性增加
– 真值表 – 复位值的保持 – 同步,异步?
如何加入置位电路? 如何加入置位电路?
– 复位,置位的优先级 – 同步,异步?
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时序参数
CLK t t su D DATA STABLE tc Q
2 q
t hold
t
DATA STABLE
t
建立时间( 是在时钟翻转(对于正沿触发寄存器为0->1的翻转)之前数据输入(D) 的翻转) 建立时间(tsu)是在时钟翻转(对于正沿触发寄存器为 的翻转 之前数据输入( ) 必须有效的时间. 必须有效的时间. 维持时间( 是在时钟边沿之后数据输入必须仍然有效的时间. 维持时间(thold)是在时钟边沿之后数据输入必须仍然有效的时间. 假设建立和维持时间都满足要求,那么输入端D处的数据则在最坏情况下的传播延时 处的数据则在最坏情况下的传播延时tc-q 假设建立和维持时间都满足要求,那么输入端 处的数据则在最坏情况下的传播延时 相对于时钟边沿)之后被复制到输出端Q. (相对于时钟边沿)之后被复制到输出端 .
–反向输出 反向输出
out = xx & xxx | xxxx
–下拉网络(NMOS)和上拉网络(PMOS) 下拉网络(NMOS)和上拉网络(PMOS) 下拉网络(NMOS)和上拉网络
以输出为分界线呈对称互补关系 晶体管数目相同,逻辑关系相反
–对于NMOS网络 对于NMOS网络 对于NMOS
划分子模块,以"与/或"为基本运算 与 -> 晶体管串联 或 -> 晶体管并联
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锁存器(Latch) 锁存器(Latch) (Latch
正锁存器 (CLK= 1 选择 输入 选择D输入 输入)
Positive Latch In D G CLK clk In Out Out stable Out follows In clk In Out Out stable Out follows In Q Out In
I3 I4
Q
传输门的缺点是时钟信号的电容负载很大. 传输门的缺点是时钟信号的电容负载很大. 可以直接用交叉耦合反相器来省去反馈传输门. 可以直接用交叉耦合反相器来省去反馈传输门.
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避免时钟重叠
CLK A B X CLK Q D
CLK (a) 电路图 CLK
CLK
CLK (b) 一对时钟重叠
解决方法: 解决方法: 两相不重叠时钟(P247) 两相不重叠时钟(P247)
如何降低翻转概率
– 逻辑重组
选择具有较低的开关活动性的逻辑电路结构
– 输入排序
推迟输入具有较高翻转率的信号
– 均衡信号路径减少毛刺
7
Review(7) Review(
静态门的特点是对噪声具有稳定性,具有良好的性能以及低功耗.是 最适合于一般要求的逻辑设计类型.但是对于具有大扇入的复合门, 互补CMOS就其面积和性能而言代价太大. 伪NMOS结构简单,速度很快,但以减少噪声容限和增加静态功耗为 代价. 传输管逻辑十分适合于实现许多特殊的电路,如多路开关和加法器这 样的以XOR为主的逻辑. 动态逻辑可以实现较快和面积较小的复杂逻辑门.缺点是设计和工作 比较复杂,并且由于对噪声敏感程度的增加而容易失败;需要进行周 期性的刷新,于是限制了电路的最低工作频率. 当前的趋势是互补静态CMOS的运用增多.这一倾向是由于在逻辑设 计层次上越来越多地运用了设计自动化工具.这些工具的重点是放在 逻辑层次而不是电路层次的优化上,并且非常重视提高稳定性.另一 个原因静态CMOS比其它方法更适合于按比例降低电压.
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动态存储
静态时序电路的存储: 静态时序电路的存储:一对交叉耦合的反相器形成了一个双稳元件 并且因此可以用来记忆二进制值. 并且因此可以用来记忆二进制值. 动态时序电路的存储是将电荷暂时储存在寄生电容上. 动态时序电路的存储是将电荷暂时储存在寄生电容上.
结构简单 需要刷新 时钟重叠
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Schmitt触发器 Schmitt触发器
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压控振荡器(VCO) 压控振荡器(VCO)
电流可控反相器型电压控制振荡器
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Review( Review(1)
时序逻辑电路
– 输出不仅取决于当前的输入值,也取决于原先的输入值
3
Review(3) Review(
静态互补CMOS组合逻辑的特性
– 全摆幅,高噪声容限
输出高电平-> Vdd, 输出低电平->GND
– 无比电路
输出和晶体管尺寸比例无关
– 低输出阻抗
输出和电源地总有通路
– 高输入阻抗
输入有SiO2隔离,输入电流几乎为0,直流扇出系数非常大
– 静态功耗极小
非稳态电路
非稳态电路的输出在两个准稳态之间来回振荡. 非稳态电路的输出在两个准稳态之间来回振荡.
0 1 2 N-1
Ring Oscillator
3.0 2.5 2.0 V1 V3 V5
Volts
1.5 1.0 0.5 0.0 20.5 0.0 0.5 time (ns) 1.0 1.5
simulated response of 5-stage oscillator
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存储类型
静态(基于正反馈) 静态(基于正反馈)
CLK
动态(基于电容) 动态(基于电容)
CLK
Q CLK D
D
Q
CLK
CLK
只要接通电源,静态存储器就会一直保存存储的状态.它是用正反馈或再生原理构成的, 只要接通电源,静态存储器就会一直保存存储的状态.它是用正反馈或再生原理构成的, 其电路拓扑结构有意识地把一个组合电路的输出和输入连在一起. 其电路拓扑结构有意识地把一个组合电路的输出和输入连在一起.当寄存器在较长时间 内不被更新时静态存储器最为有用.上电时装入的设置数据就是一个很好的例子. 内不被更新时静态存储器最为有用.上电时装入的设置数据就是一个很好的例子. 动态存储器的数据只存储很短的一段时间,也许只有几毫秒.工作原理是在与 动态存储器的数据只存储很短的一段时间,也许只有几毫秒.工作原理是在与MOS器件 器件 相关的寄生电容上暂时存储电荷.这些电容必须周期性地刷新以祢补泄露的电荷. 相关的寄生电容上暂时存储电荷.这些电容必须周期性地刷新以祢补泄露的电荷.动态 存储器比较简单,具有较高的性能和较低的功耗. 存储器比较简单,具有较高的性能和较低的功耗.
正锁存器 (CLK= 1 选择 输入 选择D输入 输入)
Slave CLK Q D QM Q CLK
CLK
基于主从结构的上升沿触发寄存器
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基于MUX的寄存器设计 基于MUX的寄存器设计 MUX
I2
T2
I3 QM
I5
T4
I6
Q
D
I1
T1
I4
T3
CLK
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带复位的寄存器
如何加入复位电路? 如何加入复位电路?
In
Out
1,对于一个变化很慢的输入波形,在输出端有一个快速翻转的响应 ,对于一个变化很慢的输入波形, 2,电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值 ,
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Schmitt触发器对噪声的抑制 Schmitt触发器对噪声的抑制
Vin VM+ Vout
VM
t0
t
t0 + tp
t
把一个含噪声或缓慢变化的输入信号转变成一个"干净" 把一个含噪声或缓慢变化的输入信号转变成一个"干净"的数字输出信号
CLK
Q CLK D
CLK
CLK=1,切断反馈环路 = ,
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基于MUX的Latch 基于MUX的 MUX
仅用NMOS传输管实现多路开关 传输管实现多路开关 仅用 CLK=1,切断反馈环路 = ,
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寄存器
负锁存器 (CLK= 0 选择 输入 选择D输入 输入)
Master 0 1 D 0 QM 1
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锁存器和寄存器
Latch: 电平触发
D Q Clk Clk D Q Clk D Q
Register: 边沿触发
D Q Clk
锁存器是一个电平敏感电路,即在时钟信号为高电平时把输入 传送到输出 传送到输出Q. 锁存器是一个电平敏感电路,即在时钟信号为高电平时把输入D传送到输出 .此时 锁存器处于透明模式.当时钟为低电平时, 锁存器处于透明模式.当时钟为低电平时,在时钟下降沿处被采样的输入数据在输 出端处整个阶段都保持稳定,此时锁存器处于维持模式. 出端处整个阶段都保持稳定,此时锁存器处于维持模式. 寄存器是在时钟上升沿采样输入数据. 寄存器是在时钟上升沿采样输入数据.