低功耗的集成栅极驱动电路设计

低功耗的集成栅极驱动电路设计

廖聪维，陈韬，郑灿，张盛东

北京大学，深圳研究生院，深圳，518055

摘要：本文分析了传统集成栅极驱动电路的功耗与TFT尺寸、工作温度和存储电容的关系，发现集成栅极驱动电路的功耗与存储电容关系密切。在对传统集成栅极驱动电路低功耗分析的基础上，本文介绍了一种基于多相交叠时钟的集成栅极驱动电路。这种新电路具有低功耗的优点，且有效栅极驱动时间延长。尤其在存储电容小，高温场合，这种集成栅极驱动电路节约功耗超过60%。

关键词：非晶硅（a-Si：H），薄膜晶体管（TFT），栅极驱动器

1 引言

在TFT LCD产业界，集成栅极驱动电路(GIA, gate driver in array)引起了广泛的兴趣[1]。这是因为它具有减少外围IC数量及其连线、降低显示模组成本、提高显示面板分辨率和弯折度等优点[2]。然而，显示器的总体功耗会由于栅极驱动器的集成而增加。尤其是移动显示中，低功耗设计对于延长电池使用时间、增强移动设备的续航能力非常必要。因此，集成栅极驱动电路的低功耗设计显得非常重要。

已有研究采用多相时钟的设计，降低时钟跳变频率减少集成栅极驱动电路的功耗[3]。但是，很少有研究成果根据集成栅极驱动电路的特点做专门的低功耗优化设计。本文研究了传统集成栅极驱动电路的功耗与器件参数的关系，发现存储电容值与功耗密切相关。进而报道了一种新的低功耗集成栅极驱动电路。

2 电路分析

图1是一种针对WXGA(800*1280) TFT LCD应用的传统的栅极驱动单元电路。其由四部分构成：预充电部分、自

基金项目：深圳市重点实验室提升项目

(CXB201005260065A)

Email: zhangsd@ 举上拉部分、下拉部分和低电平维持部分[4]。其中，预充电部分包括T1; 自举上拉部分包括T2; 下拉部分为T3和T4；低电平维持部分包括C1，C2，T5~T8。低电平维持部分的作用是抑制时钟馈通效应、防止电路的内部节点和输出节点上噪声电荷积累。

集成栅极驱动电路功耗包括静态功耗和动态功耗，以动态功耗为主。集成栅极驱动电路的功耗表达式：

()2

C

CK H L CK

P V V f

≈-,

C CK, V H/V L和f CK分别是时钟信号负载电容，时钟信号的高/低电平，时钟信号的频率。

从功耗表达式可以看出，减少功耗的措施包括：(1) 减少电压幅度；(2)降低时钟频率；(3)减少负载电容等。但是，减少电压幅度会导致TFT的驱动能力不足，输出信号的延迟时间增加。降低时钟频率则容易增加电路的复杂程度。同时，负载电容受限于工艺而不容易减少。

V I1

图1 传统栅极驱动单元电路

Fig. 1. a conventional a-Si:H TFT gate driver schematic

很少有研究者讨论过C1对栅极驱动电路性能的影响。图2 是C1分别为1，3和5 pF 时，功耗(800级)随温度的变化。C1的增加能够显著地减少功耗。

P o w e r (W )

TEMP

图2功耗随温度的变化(C1分别为1，3和5 pF)。

Fig. 2. evolution of power consumption for different temperature with C1 of 1, 3, 5 pF.

C G (p F )

V G (V)

图3 TFT 栅极电容与栅极电压的关系 Fig. 3. C G versus gate voltage for TFT.

功耗的值之所以受C1的影响很大，是因为低电平维持阶段，V Q 的跳变幅度与T2的栅-漏电容和C1之间的分压有关，这就是所谓“时钟馈通”效应。另一方面， T2的栅-漏电容又受到V Q 跳变电压的调制。图3是栅极电容C G (包括栅-源电容、栅-漏电容)与栅极电压的关系。若T2管工作于负栅压区或者V T 以上区域， C G 是一个与V G 无关的常量；但是在V T 附近，C G 随V G 有较大的变化。

在低电平维持阶段，T2管由于时钟馈通效应短暂

地开启。由于低电平维持电路，T2的短暂开启并不会造成输出节点上电荷的积累。但是，T2管的短暂开启足以造成T2的栅极电容非线性地增加。因此，增加C1能够抑制T2的开启程度，从而减少功耗。但是，电路的面积也会因为C1的增加而变大。因此，有必要改进电路结构，在快速度、低功耗、减少电路面积等方面实现优化。

3 新电路的分析和讨论

测试所用的a-Si:H TFT 以及栅极驱动电路均在Gen 4.5 工艺线上完成了加工。所制作的a-Si:H TFT 采用了背沟道刻蚀型的结构，沟道长度为4.5 μm ，栅极-源漏电极交叠宽度为2 μm 。根据Agilent B1500A 实际测试得到的a-Si:H TFT 特性，利用业界广泛认可的RPI 模型(Level 35)

对TFT 进行模拟[5], [6]。所采用的模拟工具是SmartSpice 。

V V A V V C

V D

V I2

V O

V I3

(b)

-2002040

-10010-100

10

V Q (V )

V O (V )

200

100

V D (V )Time ( s)

(c)

图 4 一种新的栅极驱动单元电路(a)电路图; （b ）时序图； (c)模拟输出波形图

Fig. 4. the proposed gate driver circuit (a) schematic of one unit circuit; (b) waveforms; (c) simulated waveforms of V Q , V O and V D .

图4示意了一种新的栅极驱动单元电路(a)电路图; （b ）时序图；(c)模拟输出波形图。这种电路是利用时钟信号的交叠，在V A 变成高电平之前将驱动管T2的栅极稳定在低电平，从而抑制时钟馈通效应、降低功耗。这种新的栅极驱动电路的工作分为以下几个阶段：

(1) 预充电阶段(t1)

在t1阶段，V I1为高电平，V Q 通过T1和T4被充电到高电平。当V Q 大于V T2时，T2在V A 变成高电平之前被打开。此时由于V A 为低电平，V O 为低电平。

(2) V O 上拉阶段(t2)

在t2阶段，V A 变为高电平，V O 通过提前开启的T2被满幅度地上拉到高电平，V Q 被自举到高电平。在t2阶段的前半段，虽然V D 和V I1都是高电平，但是V Q 被自举到比V D 和V I1更高电位状态，因此V Q 的自举不会受到影响。

(3) V O 下拉阶段(t3)

在t3阶段T3是关断的。这是因为V I2和V I3都为高电平。Q 点处于悬浮状态，这是因为与Q 点相连的T1，T4和T5都为关断。所以，T2仍然是开启的。

V A 变为低电平，所以V O 被下拉到低电平。从而，T2不仅完成了V O 的上拉，而且完成了V O 的下拉。

(4) Q 放电阶段(t4)

在t4阶段，T3被打开。这是因为V I3为高电平，而V I2变为低电平。从而Q 点被下拉到低电平。在V A 再次变成高电平之前，T2被关断。

(5) 低电平维持阶段(t5)

在t5阶段，T7和T8分别在V A 和V C 控制下轮流导通。当V A 跳变为高电平时，T7的栅极通过C2被耦合到为高电平，因此T7的栅-源电压大于V T7，从而T7被打开。在V C 跳变为高电平时，T8的栅-源电压大于V T8，从而T8被打开。从而V O 由于T7和T8的轮流导通而保持为低电平。

P o w e r (W )

C1 (pF)

图5 传统栅极驱动电路和新电路的功耗与C1关系，温度为20, 70O C

Fig. 5. power consumption comparison of conventional and the proposed gate driver versus C1 for temperature of 20, 70O C.

由V D 控制的T4在V A 跳变为高电平之前而打开。因此在t5阶段，Q 点总能够先于V A 的高电平都来而被连接到低电平。这对于减小时钟馈通对Q 点电压跳变的影响很有效。另一方面，当V A 为高电平时，T5也会打开，Q 点连接到