集成电路原理与设计
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集成电路原理 期末复习
西华大学理化学院 胡夏融 QQ:664569784 hxr2013wdz@163.com
考试题型
一、名词解释 二、简答题
三、作图简答题
四、综合设计题
考试题型
名词解释
一、名词解释
• IC、MOSFET、BJT、 CMOS、 DRAM、SRAM、MPU、SOI、 SOC、LOCOS、STI、VLSI、ULSI、Latch-up、EPROM、E2P ROM、More Moore、More than Moore、ASIC、ESD、微电子 学、集成电路、摩尔定律、特征尺寸、 N型半导体、P型半导 体、增强型MOS晶体管、Scaling Down、MEMS、闩锁效应。 • 世界上第一块晶体管是谁发明的？在哪一年发明的？ • 世界上第一块集成电路是谁发明的？在哪一年发明的？ • 世界上第一块硅基集成电路是谁发明的？在哪一年发明的？ 要求： • 英文缩写要求写出英文全称再解释； • 非英文缩写和中文名词直接解释；
2
饱和区条件： VGS>VT ,VGS-VT <VDS< VDD。 饱和区电流方程：
I D K (VGS VT ) 2
COX n W K 2L
(一)MOSFET的工作机理
① 线性区 当 VDS 很小时，沟道就象一 个阻值与 VDS 无关的固定电阻， 这时 ID 与 VDS 成线性关系，如 图中的 OA 段所示。
动态电路的缺点： 靠电容存储电荷保持信息，影响电路可靠性 存在电荷分享、电路级联、电荷泄漏等问题 需要时钟信号控制，增加电路设计复杂性
动态电路的问题
• 电荷分享 • 电荷泄漏
导致输出高电平下降
解决办法
解决电荷泄漏问题
解决电荷分享问题
（十一）组合逻辑电路设计
• 组合逻辑电路的设计关注速度和面积的优值：
（七）类NMOS、PMOS电路
类NMOS电路结构
类PMOS电路结构
（七）类NMOS、PMOS电路
直流电压传输特性曲线
优点：n输入逻辑门需要(n +1)个MOS管， 在实现复杂逻辑门时有利于减小面积。 缺点： 1.是有比电路，达不到最大逻辑摆幅。 2.有较大的静态功耗。 3.类NMOS电路上升时间较长。 应用：适用于对面积要求严格而性能要 求不高的情况。
方案三
16个管子
Y ( A B ) ( AB ) ( A B ) ( A B )
12个管子
一个逻辑可以采用多种方案-异或门
方案四
Y ( A B) ( A B) AB AB
12个管子
方案五
Y AB AB AB A B
10个管子 （书251页）
y x x x x
4-2大数优先编码器
y1 x 3 x3 x2 x 3 x3 x2 x3 ( x3 x2 ) x3 ( x3 x2 ) x3 x2 x3 x2
利用：
4个管子
A Ax A x
y0 x 3 ( x3 x2 ) x1 x 3 ( x3 x2 )x1 x 3 ( x3 x2 )x1 12个管子 x 3 ( x3 x2 )x1 x 3 [( x3 x2 )x1 ]
特点：扇入系数小，晶体管数量少，“与“逻辑数量相对更多，由于与非门 效率比或非门效率更高，这种设计的速度和面积在四种方案中最优。
4-2大数优先编码器
x3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 x2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 x1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 y1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 y0 编码器的作用：把外部世界信息转化为二进制代码 0 把一组m个输入的信号用一组n位二进制代码表示 0 2n m 1 1 逻辑表达式 y1 x 3 x3 x2 0 3 3 2 1 0 0 0 0 1 1 逻辑图 1 1 1 1 1 22个管子，且出现3输入与门，电路速度降低，有没 1 有更好的设计？
VTN
VDD VTP VTN 1 K reff
K Peff K P1 K P 2 2 K P
（四）CMOS与非门/或非门的工作原理
！最大噪声容限要求：
K Neff K Peff
K N / K P 1/ 4
Vit VTN 1 / K reff (VDD VTP ) 1 1 / K reff VDD VTP VTN VTN 1 K reff
K Neff
K Peff
1 1 1 1 1 [ K PC ( ) ] K PA K PB K PD
1
（六）复杂逻辑门设计方法
• 瞬态特性的分析 1.几个充电支路？ 2.几个放电支路？ 3.每个支路等效导电因子相同应该 如何设计？
K PA 1.5 K Peff , K PB K PC K PD K PE 3K Peff K NA K NB K NC K ND K NE 2 K Neff
二、简答题和作图简答题
② 过渡区
随着 VDS 增大，漏附近的沟 道变薄，沟道电阻增大，曲线逐渐 下弯。当 VDS 增大到 VDsat ( 饱和漏 源电压 ) 时，漏端处的可动电子消 失，这称为沟道被 夹断，如图中的 AB 段所示。
(一)MOSFET的工作机理
Biblioteka Baidu
③ 饱和区 当 VDS >VDsat 后，沟道夹断点
CMOS反相器的版图、剖面图、电路图的识别
（四）CMOS与非门/或非门的工作原理
！最大噪声容限要求：
K Neff K Peff
K reff K N / K P 4
Vit
K Neff K N1 K N 2 K N K N1 K N 2 2
VTN 1 / K reff (VDD VTP ) 1 1 / K reff
四选一多路器
方案一：与或非门24个管，电路共30个管子
优点：反相器输出，驱动能力强 缺点：扇入系数太大，影响电路性能
四选一多路器
方案二(全部转换成2输入门)：
3个与或门，共30个管，电路共34个管子。
特点：虽然晶体管数量有所增加，但扇入系数更小，电路速度更快，优于 第一种方案
四选一多路器
方案三(全部转换成2输入门)：
(一)MOSFET的工作机理
输入特性曲线图:
器件开启条件VGS >VT 当VDS恒定时， 栅源电压和漏极电流关系:
I D K (VGS VT ) 2
(一)MOSFET的工作机理
输出特性曲线图:
线性区条件: VGS>VT ，0<VDS< VGS-VT。 线性区电流方程：
I D 2K[(VGS VT )VDS 0.5VDS ]
（五）CMOS与或非门/或与非门的构造方法
Y AB CD
Y ( A B)(C D)
与 或 非 门 需 要 8 个 晶 体 管 或 与 非 门 需 要 8 个 晶 体 管
（五）CMOS与或非门/或与非门的构造方法
• 用与或非门实现异或/同或逻辑
Y AB AB AB AB
同或逻辑的电路图？
（六）复杂逻辑门设计方法
Y A( B C ) DE
NMOS：串与并或 PMOS：串或并与
对于给定电路，先画出NMOS电路， PMOS与NMOS是对偶连接关系。
（六）复杂逻辑门设计方法
• 等效导电因子的求法
并联：直接求和 串联：取倒数之和的倒数
1 1 K ND ( ) 1 K NC K NB K NA
2个与或非门，1个或与非门， 共24个管，电路共28个管子。
添加“非非”符号， 先利用“或非“与”非与”等价运算 再利用“与非”与“非或”等价运算
s1 ( s0 D0 s0 D1 ) s1 ( s0 D2 s0 D3 ) [ s1 ( s0 D0 s0 D1 )] [ s1 ( s0 D2 s0 D3 )] [ s1 ( s0 D0 s0 D1 )] [ s1 ( s0 D2 s0 D3 )]
（三）反相器的工作原理及版图识别
三种反相器（CMOS、饱和负载、电阻负载反相器） 的工作机理及相互对比。
（三）反相器的工作原理及版图识别
直流电压传输特性曲线
（三）反相器的工作原理及版图识别
（三）反相器的工作原理及版图识别
CMOS反相器的优势 无比电路, 具有最大的逻辑摆幅 在低电平状态不存在直流导通电流,静态功耗低
K Peff
K P1 K P 2 KP K P1 K P 2 2
K Neff K N 1 K N 2 2 K N
（四）CMOS与非门/或非门的工作原理
与非门/或非门的版图识别
（四）CMOS与非门/或非门的工作原理
与非门/或非门的剖面图
与 非 门 剖 面 图
问题一： 这是最好的设计吗？ 芯片面积可进一步降低 问题二： 或非门剖面图？
类PMOS电路？
（八）大扇入情况下电路的解决方案
Stotal (n 2 2n) A0 Stotal (2n 2 n) A0
假设A0为NMOS的面积，假设所有NMOS的面积相同 所有PMOS的面积为NMOS面积的2倍
估算芯片面积
（九）MOS传输门电路
• NMOS传输门传送高电平有阈值损失； • PMOS传输门传送低电平有阈值损失； • CMOS传输门可无阈值损失地传送高低电平；
左移，漏附近只剩下耗尽区。这时
ID 几乎与 VDS 无关而保持常数 ID sat ，
曲线为水平直线，如图中的 BC 段
所示。
（二）掌握几种典型工艺流程
• 1.掌握n阱CMOS工艺流程（书22页图2.2-6） • 2. 掌握pn结隔离SBC结构工艺流程（书45页图2.4-2） • 3. 理解超深亚微米工艺与常规n阱CMOS工艺的不同： 1）为什么要采用STI,STI好处是什么？ 2）为什么要采用硅化物自对准结构； 3）为什么要采用铜互连代替铝互连； 4）为什么要采用低k介质作为层间介质。 • 4.SOI MOSFET的器件剖面图； • 5.SOI CMOS相对于体硅有哪些优势？
• 1.减小扇入的数目，降低电路延迟和芯片面积；
• 2.减少晶体管数目，降低芯片面积； • 3.逻辑复杂程度相同的情况下，尽量采用“与” 逻辑，提高芯片设计效率。
一个逻辑可以采用多种方案-异或门
方案一
Y AB AB
方案二
14个管子
Y AB AB AB AB ( AB) ( AB)
传输门实现的典型逻辑电路
传输门逻辑的特点
1.传输门结构灵活，可以用较少的器件实现逻辑功能，可减 少电路中MOS管数目，从而提高集成度，速度和降低功耗。 2.有些传输门电路达不到最大逻辑摆幅，驱动CMOS逻辑门 时会产生直流导通电流，增加电路功耗。 3.传输门驱动能力弱，传输延迟随级联数目平方增加。
特点：扇入系数小，晶体管数量更少，优于第二种方案。
四选一多路器
方案四(全部转换成2输入门)：
3个与或非门，共24个管，电路28个管子
利用：
Ax Ay Ax Ay xy ( A x )( A y )
添加“非非”符号， 先利用“与非“与”或非”等价运算 再利用“或非”与“非与”等价运算
4.设计传输门必须避免输出不确定状态。
（十）动态电路
静态电路：依靠管子稳定的导通、截止来保持输出状态，信息 可长期保持。 动态电路：依靠电容来保存信息，信息不能长期保持。
动态电路的逻辑功能
动态电路的特点
动态电路的优点： 减少了MOS管，有利于减小面积 减少了电容，有利于提高速度 时钟控制上拉下拉通路不同时导通，无比电路
直流噪声容限大
最大输入低电平噪声容限：
VNLM Vit
最大输入高电平噪声容限：
VNHM VDD Vit
Vit VTN 1 / K reff (VDD VTP ) 1 1 / K reff VTN VDD VTP VTN 1 K reff
（三）反相器的工作原理及版图识别
西华大学理化学院 胡夏融 QQ:664569784 hxr2013wdz@163.com
考试题型
一、名词解释 二、简答题
三、作图简答题
四、综合设计题
考试题型
名词解释
一、名词解释
• IC、MOSFET、BJT、 CMOS、 DRAM、SRAM、MPU、SOI、 SOC、LOCOS、STI、VLSI、ULSI、Latch-up、EPROM、E2P ROM、More Moore、More than Moore、ASIC、ESD、微电子 学、集成电路、摩尔定律、特征尺寸、 N型半导体、P型半导 体、增强型MOS晶体管、Scaling Down、MEMS、闩锁效应。 • 世界上第一块晶体管是谁发明的？在哪一年发明的？ • 世界上第一块集成电路是谁发明的？在哪一年发明的？ • 世界上第一块硅基集成电路是谁发明的？在哪一年发明的？ 要求： • 英文缩写要求写出英文全称再解释； • 非英文缩写和中文名词直接解释；
2
饱和区条件： VGS>VT ,VGS-VT <VDS< VDD。 饱和区电流方程：
I D K (VGS VT ) 2
COX n W K 2L
(一)MOSFET的工作机理
① 线性区 当 VDS 很小时，沟道就象一 个阻值与 VDS 无关的固定电阻， 这时 ID 与 VDS 成线性关系，如 图中的 OA 段所示。
动态电路的缺点： 靠电容存储电荷保持信息，影响电路可靠性 存在电荷分享、电路级联、电荷泄漏等问题 需要时钟信号控制，增加电路设计复杂性
动态电路的问题
• 电荷分享 • 电荷泄漏
导致输出高电平下降
解决办法
解决电荷泄漏问题
解决电荷分享问题
（十一）组合逻辑电路设计
• 组合逻辑电路的设计关注速度和面积的优值：
（七）类NMOS、PMOS电路
类NMOS电路结构
类PMOS电路结构
（七）类NMOS、PMOS电路
直流电压传输特性曲线
优点：n输入逻辑门需要(n +1)个MOS管， 在实现复杂逻辑门时有利于减小面积。 缺点： 1.是有比电路，达不到最大逻辑摆幅。 2.有较大的静态功耗。 3.类NMOS电路上升时间较长。 应用：适用于对面积要求严格而性能要 求不高的情况。
方案三
16个管子
Y ( A B ) ( AB ) ( A B ) ( A B )
12个管子
一个逻辑可以采用多种方案-异或门
方案四
Y ( A B) ( A B) AB AB
12个管子
方案五
Y AB AB AB A B
10个管子 （书251页）
y x x x x
4-2大数优先编码器
y1 x 3 x3 x2 x 3 x3 x2 x3 ( x3 x2 ) x3 ( x3 x2 ) x3 x2 x3 x2
利用：
4个管子
A Ax A x
y0 x 3 ( x3 x2 ) x1 x 3 ( x3 x2 )x1 x 3 ( x3 x2 )x1 12个管子 x 3 ( x3 x2 )x1 x 3 [( x3 x2 )x1 ]
特点：扇入系数小，晶体管数量少，“与“逻辑数量相对更多，由于与非门 效率比或非门效率更高，这种设计的速度和面积在四种方案中最优。
4-2大数优先编码器
x3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 x2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 x1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 x0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 y1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 y0 编码器的作用：把外部世界信息转化为二进制代码 0 把一组m个输入的信号用一组n位二进制代码表示 0 2n m 1 1 逻辑表达式 y1 x 3 x3 x2 0 3 3 2 1 0 0 0 0 1 1 逻辑图 1 1 1 1 1 22个管子，且出现3输入与门，电路速度降低，有没 1 有更好的设计？
VTN
VDD VTP VTN 1 K reff
K Peff K P1 K P 2 2 K P
（四）CMOS与非门/或非门的工作原理
！最大噪声容限要求：
K Neff K Peff
K N / K P 1/ 4
Vit VTN 1 / K reff (VDD VTP ) 1 1 / K reff VDD VTP VTN VTN 1 K reff
K Neff
K Peff
1 1 1 1 1 [ K PC ( ) ] K PA K PB K PD
1
（六）复杂逻辑门设计方法
• 瞬态特性的分析 1.几个充电支路？ 2.几个放电支路？ 3.每个支路等效导电因子相同应该 如何设计？
K PA 1.5 K Peff , K PB K PC K PD K PE 3K Peff K NA K NB K NC K ND K NE 2 K Neff
二、简答题和作图简答题
② 过渡区
随着 VDS 增大，漏附近的沟 道变薄，沟道电阻增大，曲线逐渐 下弯。当 VDS 增大到 VDsat ( 饱和漏 源电压 ) 时，漏端处的可动电子消 失，这称为沟道被 夹断，如图中的 AB 段所示。
(一)MOSFET的工作机理
Biblioteka Baidu
③ 饱和区 当 VDS >VDsat 后，沟道夹断点
CMOS反相器的版图、剖面图、电路图的识别
（四）CMOS与非门/或非门的工作原理
！最大噪声容限要求：
K Neff K Peff
K reff K N / K P 4
Vit
K Neff K N1 K N 2 K N K N1 K N 2 2
VTN 1 / K reff (VDD VTP ) 1 1 / K reff
四选一多路器
方案一：与或非门24个管，电路共30个管子
优点：反相器输出，驱动能力强 缺点：扇入系数太大，影响电路性能
四选一多路器
方案二(全部转换成2输入门)：
3个与或门，共30个管，电路共34个管子。
特点：虽然晶体管数量有所增加，但扇入系数更小，电路速度更快，优于 第一种方案
四选一多路器
方案三(全部转换成2输入门)：
(一)MOSFET的工作机理
输入特性曲线图:
器件开启条件VGS >VT 当VDS恒定时， 栅源电压和漏极电流关系:
I D K (VGS VT ) 2
(一)MOSFET的工作机理
输出特性曲线图:
线性区条件: VGS>VT ，0<VDS< VGS-VT。 线性区电流方程：
I D 2K[(VGS VT )VDS 0.5VDS ]
（五）CMOS与或非门/或与非门的构造方法
Y AB CD
Y ( A B)(C D)
与 或 非 门 需 要 8 个 晶 体 管 或 与 非 门 需 要 8 个 晶 体 管
（五）CMOS与或非门/或与非门的构造方法
• 用与或非门实现异或/同或逻辑
Y AB AB AB AB
同或逻辑的电路图？
（六）复杂逻辑门设计方法
Y A( B C ) DE
NMOS：串与并或 PMOS：串或并与
对于给定电路，先画出NMOS电路， PMOS与NMOS是对偶连接关系。
（六）复杂逻辑门设计方法
• 等效导电因子的求法
并联：直接求和 串联：取倒数之和的倒数
1 1 K ND ( ) 1 K NC K NB K NA
2个与或非门，1个或与非门， 共24个管，电路共28个管子。
添加“非非”符号， 先利用“或非“与”非与”等价运算 再利用“与非”与“非或”等价运算
s1 ( s0 D0 s0 D1 ) s1 ( s0 D2 s0 D3 ) [ s1 ( s0 D0 s0 D1 )] [ s1 ( s0 D2 s0 D3 )] [ s1 ( s0 D0 s0 D1 )] [ s1 ( s0 D2 s0 D3 )]
（三）反相器的工作原理及版图识别
三种反相器（CMOS、饱和负载、电阻负载反相器） 的工作机理及相互对比。
（三）反相器的工作原理及版图识别
直流电压传输特性曲线
（三）反相器的工作原理及版图识别
（三）反相器的工作原理及版图识别
CMOS反相器的优势 无比电路, 具有最大的逻辑摆幅 在低电平状态不存在直流导通电流,静态功耗低
K Peff
K P1 K P 2 KP K P1 K P 2 2
K Neff K N 1 K N 2 2 K N
（四）CMOS与非门/或非门的工作原理
与非门/或非门的版图识别
（四）CMOS与非门/或非门的工作原理
与非门/或非门的剖面图
与 非 门 剖 面 图
问题一： 这是最好的设计吗？ 芯片面积可进一步降低 问题二： 或非门剖面图？
类PMOS电路？
（八）大扇入情况下电路的解决方案
Stotal (n 2 2n) A0 Stotal (2n 2 n) A0
假设A0为NMOS的面积，假设所有NMOS的面积相同 所有PMOS的面积为NMOS面积的2倍
估算芯片面积
（九）MOS传输门电路
• NMOS传输门传送高电平有阈值损失； • PMOS传输门传送低电平有阈值损失； • CMOS传输门可无阈值损失地传送高低电平；
左移，漏附近只剩下耗尽区。这时
ID 几乎与 VDS 无关而保持常数 ID sat ，
曲线为水平直线，如图中的 BC 段
所示。
（二）掌握几种典型工艺流程
• 1.掌握n阱CMOS工艺流程（书22页图2.2-6） • 2. 掌握pn结隔离SBC结构工艺流程（书45页图2.4-2） • 3. 理解超深亚微米工艺与常规n阱CMOS工艺的不同： 1）为什么要采用STI,STI好处是什么？ 2）为什么要采用硅化物自对准结构； 3）为什么要采用铜互连代替铝互连； 4）为什么要采用低k介质作为层间介质。 • 4.SOI MOSFET的器件剖面图； • 5.SOI CMOS相对于体硅有哪些优势？
• 1.减小扇入的数目，降低电路延迟和芯片面积；
• 2.减少晶体管数目，降低芯片面积； • 3.逻辑复杂程度相同的情况下，尽量采用“与” 逻辑，提高芯片设计效率。
一个逻辑可以采用多种方案-异或门
方案一
Y AB AB
方案二
14个管子
Y AB AB AB AB ( AB) ( AB)
传输门实现的典型逻辑电路
传输门逻辑的特点
1.传输门结构灵活，可以用较少的器件实现逻辑功能，可减 少电路中MOS管数目，从而提高集成度，速度和降低功耗。 2.有些传输门电路达不到最大逻辑摆幅，驱动CMOS逻辑门 时会产生直流导通电流，增加电路功耗。 3.传输门驱动能力弱，传输延迟随级联数目平方增加。
特点：扇入系数小，晶体管数量更少，优于第二种方案。
四选一多路器
方案四(全部转换成2输入门)：
3个与或非门，共24个管，电路28个管子
利用：
Ax Ay Ax Ay xy ( A x )( A y )
添加“非非”符号， 先利用“与非“与”或非”等价运算 再利用“或非”与“非与”等价运算
4.设计传输门必须避免输出不确定状态。
（十）动态电路
静态电路：依靠管子稳定的导通、截止来保持输出状态，信息 可长期保持。 动态电路：依靠电容来保存信息，信息不能长期保持。
动态电路的逻辑功能
动态电路的特点
动态电路的优点： 减少了MOS管，有利于减小面积 减少了电容，有利于提高速度 时钟控制上拉下拉通路不同时导通，无比电路
直流噪声容限大
最大输入低电平噪声容限：
VNLM Vit
最大输入高电平噪声容限：
VNHM VDD Vit
Vit VTN 1 / K reff (VDD VTP ) 1 1 / K reff VTN VDD VTP VTN 1 K reff
（三）反相器的工作原理及版图识别