3D-IC TSV堆叠技术之发展趋势

3D-IC TSV堆叠技术之发展趋势

来源：今日半导体

一、引言

半导体技术必须持续发展，以增加IC性能与功能，同时减小芯片尺寸，降低耗电量与成本。目前我们已发展出具创新性、小尺寸、成本效益之三维导线互连技术，可满足以上需求。其中，硅导孔(Through Silicon Via;TSV)技术由于采取三维互连方法，可加速晶片堆叠技术上之应用，尤其在异质元件整合上，具有重要地位。针对多晶片整合需求，3D堆叠技术是一项非常有用的解决方案，然而目前仍有许多技术挑战尚待克服。本文将整合最新发表之文献[1~12]，探讨现今半导体晶片3D堆叠技术之发展趋势。

二、封装技术之演进

International SEMATECH(ISMT)于公元2005年开始，将三维硅导孔(3 Dimensional Through Silicon Via;3D TSV)之金属导线互连技术，列入首要挑战性技术之重要排名榜上。由于电子产品之日新月异，强调多功能、体积小、及重量轻等诉求，促使半导体晶片之功能不断增加，相对应地I/O点数目也快速增加，同时晶片尺寸不断在缩小，以进而提供更佳之性能表现。尤其要将不同性能之组件，如被动元件(Passive)、微电子机械系统(MEMS)进行异类组合，此外，因操作频率(Operation Frequency)增加，导线互连长度(Interconnection Distance)缩短，以及增加新的数位类比(New Digital/Analog)功能(例如：RF)，所以封装技术必须持续发展创新以降低成本，满足未来量产需求。而消耗性电子市场不断扩张，则是驱动半导体技术持续进步之主要动力。最新封装技术，包括：(1).晶圆级封装(Wafer Level package;WLP)：在晶圆上整合各种功能，作晶圆对晶圆之接合或晶片对晶圆之接合;(2).系统级封装(System in Package;SiP)和系统级晶圆(System on Wafer;SOW);(3).三维集成电路(3D ICs):在IC前段作晶片堆叠。

然而，在此必须强调一件事，晶圆级封装(WLP)与三维技术(3D Technology)是两种截然不同之技术，绝不可相混淆。有许多三维工艺技术被应用于晶圆级封装，但不可归类于晶圆级封装。真正的电子封装趋势，是由二维结构(2D Configuration)进展到三维工艺技术(3D Process Technology)，然后发展到三维集成电路，以减少封装尺寸及增加硅的效率(即所有硅的面积与基材面积之比值)，并且以更短的导线作电性连接。

三、系统级封装(System in Package;SiP)之定义

系统级封装可以整合不同功能之晶片(Heterogeneous Chips)，晶片与晶片之间，可作上下堆叠或并列结合。ITRS-TWG对SiP所作的定义为：针对超过一种以上之不同功能的主动电子组件，可以选择性地与被动组件，或者其它组件(例如：微电子机械系统或光学组件)作整合，以构成单一的标准封装体，与系统或次系统相结合，进而提供多重功能(Multiple Functions)。

SiP一般包括：类比和数字电路，以及非电子组件。SiP具有许多解决方案，它可以使用各种不同的基板，以及不同的导线连接技术，可使用整合或分离式的被动组件，在尺寸及性能上可作各种非限定之变异。SiP可以整合被动组件及其它不同的组件技术，可将数字及类比、CMOS与Bipolar或基频(Base Band)与RF等不同的IC组件整合于一个封装体上。其长远目标是将无线(Wireless)、光学(Optical)，流体(Fluid)和生物元素(Bio Element)等作整合，并且具有界面电磁波隔绝保护和热的管理等功能。

SiP最新整合技术，可以将感测组件(Sensor Device)、讯号及数据处理器(Signal& Data Processors)、无线及光学沟通技术(Wireless&Optical Communication Technologies)、功率转换及储存组件(Power Conversion&Storage Devices)等整合在

单一封装体上。目前SiP有许多种分类，其中3D堆叠是属于SiP中之一项技术。

四、发展三维整合技术(3D Integration Technology)之驱动力

促使三维整合技术发展的首要驱动力，主要是尺寸的缩小，也就是使封装体尽量缩小到最小体积。然而，使用并列封装(Side by Side)、封装体与封装体之间的堆叠(Stacked Packages)和晶片堆叠(Stacked Die)等方案，其导线连接长度仍然太长。因导线连接长度太长，则会导致讯号传输速度变慢，以及增加电力消耗。所以三维整合技术是解决上述问题之最佳方案。现今市场上之手持式电子产品，例如：手机、数字摄像机、Notebook、PDA 及卫星导航等电子产品，皆为三维整合技术发展的最大诱因。目前有许多种基于堆叠方法的三维封装技术，包括：在晶片上进行3-D整合，即在一个晶片上淀积各种功能性薄膜层；晶片到晶片或封装体到封装体之3-D堆叠技术(package-on-package[POP]或package-in-package[PIP]);以及IC三维整合，其中使用硅导孔(Through Silicon Via; TSV)作晶片到晶片之互连技术，在所有三维封装(3-D Packaging)技术中，TSV技术可以提供最短和最直接的垂直连接。

五、发展硅导孔(Through Silicon Via;TSV)之3D IC方案的四大因素：

图一.发展TSV3D IC方案的四大因素

●形状因素(Form Factor):可减少封装体尺寸和重量，增加封装密度，使单位体积内容纳最多组件。在消费性电子走向轻薄短小的趋势下，各种电子组件，在单位面积与体积下，不断增加IC功能与内存容量，在水平方向的封装已经无法再扩张时，垂直方向的封装密度增加，将为未来发展趋势。

●提高电性(Increased Electrical Performance)：使用垂直互连技术，可以取代二维互连技术，以缩短组件之线路连接距离，进而降低寄生电容(Parasitic Capacitance)和耗电量(Power Consumption)。

●异质组件之整合(Heterogeneous Devices Integration)：将不同性质之组件技术(RF、Memory、Logic、Sensors、Imagers)整合在一个封装体上；因此TSV之3D IC方案在性能、功能和尺寸上，可提供极大之优势。

●成本(Cost Driven)：根据ITRS/Moore Law所公布，在技术与设备成熟条件下，未来采用3D整合技术会比2D设计准则，将更具成本效益。比起Wire bonding在组件周围绕线，TSV的方法在同样的性能表现下，最多能节省30%的硅基板用量。