第五章 锁存器和触发器解析

RD
0
0 0 0 1 1 1 1
SD
0
0 1 1 0 0 1 1
Qn
Qn+1
0
0
1
1
0
1
1
1
0
0
1
0
0
0*
1
0*
A. 圆圈表示触发器的稳定 状态 B. 圈内的数值0或1表示 输出状态 C. 带箭头的连线表示状态 的转换方向
D. 连线旁的标注表示转换 的条件
激励表（或称驱动 表）
由已知的触发器的现态Qn 和次态Qn+1的取值来确定
第五章 锁存器和 触发器
双稳态存储单元电路 锁存器 触发器的电路结构和工作原理 触发器的逻辑功能
组合逻辑电路 现时的输出仅取 决于现时的输入
逻 辑 电 路
时序逻辑电路 除与现时输入有 关外还与原状态 有关
锁存器 触发器
Latch
锁存器和触发器
Flip-Flop
共同点： 输出有两种可能的状态：0(0态）、1（1态） 输出状态不只与现时的输入有关，还与原来 的输出状态有关-是最简单的时序逻辑电路
具有有记忆功能，能存储1位二进制数
电路中存在反馈
锁存器和触发器
不同点：
锁存器---对脉冲电平敏感的 存储电路，在特定输入脉冲 E
电平作用下改变状态。
E
触发器---对脉冲边沿敏感的存 CP 储电路，在时钟脉冲的上升沿 或下降沿的变化瞬间改变状态。CP
5.1 双稳态存储单元电路
5.1.1 双稳态的概念
4Q NC 1S 1R EN 1R 1S VSS
(b) CC4044 的引脚图
EN＝1时工作 EN＝0时禁止
4. 基本SR锁存器的应用举例
1）4位数码寄存器
D3
0 D3
1 清零过程 2 置数过程
D2
0 D2
D1
0 D1
CR
D0
0 D0
LD
2) 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。
0 0
-?
RD SD Qn Qn+1 0 00 0 0 01 1 0 10 1
0 11 1 1 00 0 1 01 0
电路结构图
EWB仿真
1 1 0 0* 1 1 1 0*
功能表
约束条件:SDRD＝0，亦即不允许输入SD＝RD＝1。
功能表
RD SD Qn Qn+1 0 000
0 0 1 不1变
0 101
工作原理
Qn
R
G4
G2
& Q4 ≥1
0
Q
Qn
E
1 Set
Reset
≥1
&
Q
S
Q3
0*
G1
0*
G3
*: E回到低电平后状态不定
例：画出逻辑门控SR触发器的输出波形 。 Set Reset 保持 使输出全为0
E
R
0 10 0 1
E撤去后
S
1 00 0 1 状态不定
Q
Q
逻辑门控SR锁存器
主 （1）E＝1期间接收输入信号，E＝0时状态保持不
0
0
1
1
1
0
电路结构图
RD SD Qn Qn+1 0 00 0 0 01 1 010 1
0
1
1
0
1
0
电路结构图
RD SD Qn Qn+1 0 00 0 0 01 1 0 10 1 0 11 1
1
0
0
1
0
1
电路结构图
RD SD Qn Qn+1 0 00 0 0 01 1 0 10 1 0 11 1 1 00 0
+5V
100k
S
A S
B
100k R +5V
12≥704HCT0Q
S
1
R
≥
1
Q
5. 逻辑门控SR锁存器
电路结构 简单SR锁存器 国标逻辑符号
R
G4
G2
& Q4 ≥1
Q
控制关联
E
R 1R
Q
E C1
≥1
&
S
Q3
Q
S 1S
Q
G1 G3
SD E S 使能信号控制门电路 RD E R
SQDnR1DR0DQn 约SD束条件
0 1 1 置1 1
1 000
1 0 1 置0 0
1 1 0 0*
1 1 1 不0*定
功能简表
特性方程
RD SD Qn Qn+1 0 000 0 011 0 101
0 111 1 000 1 010 1 1 0 0* 1 1 1 0*
SQDnR1DR0DQn 约SD束 条 件
状态转换图 状态转换图是以图形方式表示 触发器状态转换规律的方法
不变 0 1 不定
1*
状态转换图
激励表（或称驱动 表）
波形图
R S Q Q
置1 保持 置1 置0 置1 不允许 置1
电路结构图
逻辑符号
SQDnR1DR0DQn 约SD束条件
功能表
Qn1
RD
Qn
SD
SD RD 1 约束条件
3. 集成基本SR锁存器
3S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q
输入信号的取值关系
状态转换图
功能表主要用于时序/组合逻辑电路功能分析 激励表主要用于时序逻辑电路的设计
波形图
反映触发器输入信号变化和输出状态变化之间对应 关系的图形称为波形图
S
置1
R
置0
Q
Q
2. 用与非门构成的基本SR锁存器
电路组成和工作原理
低电平有效置位端
低电平有效复位端 约束条件:SD RD 1
要 变，与基本RS触发器相比，对触发器状态的转变增
特
加了控制。 （2）R、S之间有约束。不能允许出现R和S同时为1
点 的情况，否则会使触发器处于不确定的状态。
空 在E信号的有效电平期间,如果输入信号多次变化,则 翻 输出状态也将多次翻转.
VDD 4S 4R 1Q 2R 2S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
12345678
16 15 14 13 12 11 10 9 CC4044
12345678
1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
1S
多输入端
与逻辑
复位端或置０端
结
构
和 工
输入端
作
激励端
原
理
互补 输出端
电路结构图
Set
逻辑符号
置位端或置１端
Q=1, Q=0时，称触发器处于1态
Q=0，Q=1时，称触发器处于0态
0
0
0
1
0
1
电路结构图
现态
பைடு நூலகம்
次态
RD SD Qn Qn+1
0 00
0
0
1
1
0
0
0
电路结构图
RD SD Qn Qn+1 000 0 001 1
介稳态
稳态
稳态
0
1
G1
1
Q
G2
1
Q
5.1.2 双稳态存储单元电路
G1
1
Q
G2
1
Q
反馈
电路有两个互补的输出端 Q端的状态定义为电路输出状态。
电路具有记忆1位二进制数据的功能
5．2 锁存器 5．2．1 SR锁存器
两个或非门或两个与非门交叉耦合构成 反馈
1.用或非门构成的基本SR锁存器
Reset
电 路
1
1
0
0
0
1
电路结构图
RD SD Qn Qn+1 0 00 0 0 01 1 0 10 1 0 11 1 1 00 0 1 010
1
0
0
1
1
0
电路结构图
RD SD Qn Qn+1 0 00 0 0 01 1 0 10 1
0 11 1 1 00 0 1 01 0 1 100
10 10
1 0 -?