PLD的原理与应用

ORP示意图
2.3查找表结构的基本原理
查找表（LUT）结构本质上是一个RAM，它类似于一块有4个输入、16个输出的16bit的存取器（当然也有5输入的结构）， 这个存取器里面储存了所有可能的结果，然后由输入来选择哪个结果应该输出。当用户通过原理图或者HDL语言来描述 一个逻辑电路时，PLD/FPGA的综合软件和布局布线软件会自动计算逻辑电路中所有可能的结果，并且把结果事先写入 RAM。这样对输入信号进行逻辑运算就相当于输入一个地址进行查表，找出并输出地址对应的内容。如果把输出的D触发 器旁路而直接输出，则便实现了组合逻辑，反之，如果有D触发器则实现了时序逻辑。
可编程逻辑器件原理与应用
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可编程逻辑器件的基本原理
LOREM IPSUM DOLOR
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概述
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实现原理
1.1 概述
• 可编程逻辑器件（PLD）是厂家作 • 可用于实现各种逻辑功能的器件， 为一种通用型器件生产的半定制电 最基本的逻辑器件关系为“与”、 路，用户利用软件和硬件开发工具 “或”、“非”；广为应用的门电 路都是逻辑电路，比如74LS08， 对器件进行设计和编程，通过配置、 74LS32；复杂的逻辑功能器件： 更改器件内部逻辑单元和连接结构， 从而实现所需要的逻辑功能。 MPU和CUP。
定了其延迟的不可预测性。
CPLD更适合完成各种算法和组合 逻辑,FPGA更适合于完成时序逻辑。 换句话说,FPGA更适合于触发器丰 富的结构,而CPLD更适合于触发器 有限而乘积项丰富的结构。
在编程上FPGA比CPLD具有更大的 灵活性。CPLD通过修改具有固定
内连电路的逻辑功能来编程,FPGA
主要通过改变内部连线的布线来 编程;FPGA可在逻辑门下编程,而 CPLD是在逻辑块下编程。
1.2 实现原理
• 任何组合逻辑均可化为“与或”表达式，从而用“与门-或门”的电路来实 现。任何时序电路都可以由组合电路加上存储单元（触发器）构成。从原理 上说“与或”阵列加上寄存器的结构就可以实现任何的数字逻辑电路。PLD 器件采用与或阵列加上可灵活配置的互连线实现。由PLD结构可知，从输出 端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数，再配以触 发器，就可以实现时序逻辑函数。
IOB结构示意图
2.4FPGA芯片结构
CLB是FPGA内的基本逻辑单元。CLB的 实际数量和特性会依器件的不同而不同， 但是每个CLB都包含一个可配置开关矩 阵，此矩阵由4或6个输入、一些 选型电 路（多路复用器等）和触发器组成。开 关矩阵是高度灵活的，可以对其进行配 置以便处理组合逻辑、移位寄存器或 RAM。 CLB内部结构
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主流芯片(CPLD,FPGA) 的结构、特性
2.1乘积项结构的基本原理
图就是所谓的乘积项结构，它实际上就是一个与或结构。可 编程交叉点一旦导通，则实现了“与”逻辑，后面带有一个 固定编程的“或”逻辑，这样就形成了一个组合逻辑。
2.1乘积项结构的基本原理
) 要实现一个组合逻辑的输出为 y ( A B)C( A D，则对应的简化的输出 表达式为 y ( A B ) C ( A D )
1.1.3 优点
1
简化系统设计，增强设计的灵活性
2
高性能，提高系统处理速度
3
可靠性高
4
降低成本，缩短设计周期，减小 系统体积
5
系统具有加密功能
6
在线配置功能
1.1.4 常用分类方法
1、按器件集成度划分。这种分类方法比较粗糙，一般以GAL22V10作为对比，集成度大于它的成 为低密度可编程器件，反之则称为高密度可编程逻辑器件。GAL22B10的集成密度根据制造商的 不同，大致在500-750门之间。
内嵌功能模块主要指DLL （Delay Locked Loop）、PLL （Phase Locked Loop）、DSP 和CPU等软处理核（SoftCore）。
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内嵌专用硬核
2.5FPGA基本特点
采用FPGA设计ASIC电路(专用 集成电路)，用户不需要投片 生产，就能得到合用的芯片
FPGA可做其它全定制或半定 制ASIC电路的中试样片。
1+OE 去 往 输 出 布 线 池
1+OE
来自全局布线池 的36个输入
与阵列 （36个输 入，83个 乘积项）
逻辑分配 单元
16 个 宏 单 元
16个反馈信号
1+OE
1+OE
1+OE
1+OE
1+OE
去往乘积项输出使能 共享
2.2ispMACH4K CPLD内部结构图
宏单元结构
2.2ispMACH4K CPLD内部结构图
2
全局布线池（GRP）
GRP是GLB之间互连管理的一个模块， 它可以被编程，所有的GLB之间的布 线都必须经过它。
I/O示意图 IOB包括输出缓冲、输入缓冲、输出使能多路器、总线保持电路。 每个输出管脚都支持一系列不同的输出标准，例如LVTTL、 LVCMOS18、LVCMOS33、LVCMOS25、PCI Compatible等等。它可以 被配置成OD门（漏极开路的门电路）。
2.6CPLD与FPGA的比较
FPGA的集成度比CPLD高,具有更复 杂的布线结构和逻辑实现。
CPLD比FPGA使用起来更方便。 CPLD的编程采用E2PROM或 FASTFLASH技术,无需外部存储器芯 片,使用简单。而FPGA的编程信息需 存放在外部存储器上,使用方法复杂。
在编程方式上,CPLD主要是基于E2PROM 或FLASH存储器编程,编程次数可达1万次, 优点是系统断电时编程信息也不丢失。 FPGA大部分是基于SRAM编程,编程信息 在系统断电时丢失,每次上电时,需从器件
QuartusⅡ简介
• 高度集成化的EDA设计工具，设计输入、综合适配、仿 真到下载的整个设计过程。 • 支持Synplify Pro、ModelSim等第三方综合与仿真工具。 • 可与MATLAB和DSP Builder进行基于FPGA的DSP系统 的开发。
LOREM
2
FPGA。掉电后不能保持编程信息的器件。
1.1.5 基本结构
（1）输入缓冲电路用以产生输入变 量的原变量和反变量，并提供足够 的驱动能力。 （2）与阵列由多个多输入与门组成， 用以产生输入变量的各乘积项。 （3）或阵列由多个多输入或门组成， 用以产生或项，即将输入的某些乘 积项相加。 （4）输入回路因器件的不同而有所 不同，但总体可分为两大类：1、固 定输出；2、可组态输出。
3
输入输出块（IOB）
2.2ispMACH4K CPLD内部结构图
4
输出布线池（ORP）
ORP允许宏单元的输出连接到一个IOB的几个I/O 单元中，这样可以更加方便灵活地设定管脚的输 入输出逻辑。ORP也可以像开关一样在宏单元输 出和I/O单元中进行切换。它由三部分组成：输 出布线多路器、输出使能多路器、输出布线池旁 路多路器。相对于传统的CPLD架构来说，ORP的 优点有： 节省全局布线池的编程资源 提高运算速度 增强管脚的约束能力
1.1.4 常用分类方法
2
按器件结构类型划分
LOREM
百度文库
1
乘积项结构器件。其基本结构为“与-或阵列”的 器件。简单PLD、EPLD及CPLD都属于此类器件。
LOREM
2
查找表结构器件。其基本结构类似于“门阵列” 的器件，它由简单的查找表组成可编程逻辑门， 再构成阵列形式。大多数FPGA都属于此类器件。
1.1.4 常用分类方法
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按编程工艺划分
1
熔丝（Fuse）型器件
2
反熔丝（Antifuse）型器件
3
UEPROM型器件
4
EEPROM型器件
5
SRAM型器件
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FLASH型器件
1.1.4 常用分类方法
4
根据其掉电后重新上电能否保持变成信息划分
LOREM
1
CPLD。掉电后重新上电还能持编程信息的器件。
FPGA内部有丰富的触发器和 I/O引脚。
FPGA是ASIC电路中设计周期 最短、开发费用最低、风险 最小的器件之一。
FPGA采用高速CMOS工艺，功耗低，可以与 CMOS、TTL电平兼容。
2.6CPLD与FPGA的比较
CPLD的连续式布线结构决定了 它的时序延迟是均匀的和可预测
的,而FPGA的分段式布线结构决

( AC BC )( A D ) AC AC D ABC BC D

图为采用乘积项结构来表示的逻辑示意图。
A B C D
Y
2.2ispMACH4K CPLD内部结构图
通用逻辑块（GLB） 全局布线池（GRP） 输入输出块（IOB） 输出布线池（ORP）
V C C O 0 地 时 钟 0 / 1 时 钟 1 / 1 时 钟 2 / 1 时 钟 3 / 1 全 局 输 出 使 能 0 全 局 输 出 使 能 1 V C C 地 T C K T M S T D I T D O V C C O 1 地
外部将编程数据重新写入SRAM中。其优
点是可以编程任意次,可在工作中快速编 程,从而实现板级和系统级的动态配置。
CPLD保密性好,FPGA保密性差。
3
基于QuartusⅡ平台的 PLD设计开发
PLD集成开发工具
• CPLD/FPGA的开发工具一般由器件生产厂家提供，最具代表性的 有Altera公司的MAX+PLSUⅡ及QuartusⅡ、Xilinx公司的ISE系列、 Lattice公司的ISP Synario。尽管各开发平台在操作细节上略有不 同，但设计思想和功能基本上是相同的，下面以Altera公司开发的 QuartusⅡ工具为例，介绍用EDA工具设计PLD相关电路的方法。
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可配置逻辑块（CLB）
2.4FPGA芯片结构
3
数字时钟管理模块（DCM）
与传统的CPLD相比对，它含有丰富的 时钟管理模块DCM，通过DCM模块对输 入时钟进行调整，可以生成相位频率 可控的二级时钟或者全局时钟信号
多数FPGA都具有内嵌的块RAM， 这大大拓展了FPGA的应用范围和 灵活性。块RAM可被配置为单端口 RAM、双端口RAM、内容地址存储 器 （CAM）以及FIFO等常用存储 结构。
IO块 输出布线池 IO组0 16 通用逻 辑块 16
16
36
36
通用逻 辑块 16 输出布线池
IO块
IO组1 全局布线池
IO块 输出布线池 16 16 通用 逻辑 块
16
36
通用 逻辑 块
IO块 16 输出布线池
36
2.2ispMACH4K CPLD内部结构图
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通用逻辑块（GLB）
时 时 时 时 钟 钟 钟 钟 1 2 3 4 时钟生成 模块
去往全局布线池
1+OE
如图所示，通用逻辑块的基本单元是宏单 元（Macrocell），每个GLB有16个宏单元、 36个来自全局布线池的输入、可编程与阵 列、一个时钟发生器和一些逻辑分配单元。 它有16个连接到输出布线池的输出，同时 会反馈到GRP。任何输入输出都必须经过 GRP，这样也就意味着即使来自同一个GLB 的信号也必须经过GRP。这种机制确保了 GLB之间的互连通信有固定的、可预测的 延时。
1.1.1 特点
1
标准单元器件：市场上的定型产品
2
订制器件：可按要求特制；芯片面积小、成本高、设计周期长
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由“标准件”组合成“特定的逻辑功能芯片”是很麻烦的
1.1.2 发展进程
1
可编程只读存储器PROM和可编程 逻辑阵列PLA
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可编程阵列逻辑PAL
3
通用可编程阵列逻辑GAL
4
复杂可编程逻辑器件CPLD和现场 可编程门阵列FPGA
4
嵌入式块RAM（BRAM）
2.4FPGA芯片结构
5
丰富的布线资源
6
内嵌专用硬核是相对底层嵌入 的软核而言的，指FPGA处理能 力强大的硬核（Hard Core）， 等效于ASIC电路。
底层内嵌功能单元
布线资源连通FPGA内部的所有单 元，而连线的长度和工艺决定着 信号在连线上的驱动能力和传输 速度。
查找表的逻辑电路实现方式
2.4FPGA芯片结构
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可编程输入输出单元（IOB）
2
可配置逻辑块（CLB）
数字时钟管理模块（DCM）
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内嵌专用硬核
嵌入式块RAM（BRAM）
丰富的布线资源
底层内嵌功能单元
2.4FPGA芯片结构
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可编程输入输出单元（IOB）
可编程输入/输出单元简称I/O单元，是 芯片与外界电路的接口部分，完成不同 电气特性下对输入/输出信号的驱动与 匹配要求。FPGA内的I/O按组分类，每 组都能够独立地支持不同的I/O标准。 通过软件的灵活配置，可适配不同的电 气标准与I/O物理特性，可以调整驱动 电流的大小，可以改变上、下拉电阻。